JPS63172345A - スイツチデ−タ入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する分野〕 本発明はスイッチの開閉状態（オン・オフ状態）を読み
取るスイッチデータ入力装置、特にカメラ等に用いられ
る各種スイッチのオン・オフ状態を読み取るスイッチデ
ータ入力装置に関するものである。

〔従来技術〕

カメラ等の様に電池という限られた電源で電気回路を動
作させなくてはならないシステムに組み込まれたマイク
ロコンピュータのプログラムは一般的にできるだけ電源
からの電力消費量を少な（するために通常は“ＨＡＬＴ
”と呼ばれる割り込み待ち（この状態を待機状態とも称
す）で、消費電流がｌＯμＡ程度と極めて少ない状態に
しておき、何れかのスイッチが開成状態（オフ）から閉
成状態（オン）に転じて割り込み信号が発生した時点か
らマイクロコンピュータのプログラムを走らせ、スイッ
チの状態を読み込み、該読み込みデータに相応したデー
タ処理を実行する構成になっている。

そしてこの従来装置はスイッチの状態がオンからオフに
変化しない限り割り込み信号は実質上出力され続ける構
成となっている。換言すると最初のスイッチがオンされ
ている時には他のスイッチがオンされたとしても他のス
イッチがオンされた事を示す新たな割り込み信号は発生
せず、最初のスイッチの割り込み信号であるのか、第２
のスイツチの為の新たな割り込み信号であるのかの判別
が出来ない割り込み信号が発生され続ける構成となって
いた。

この様な構成の装置で新たな割り込み信号が発生したか
否かを判別出来ないからと言って、最初の割り込み信号
だけに応答して最初のスイッチの状態の割り込みを行う
様構成した場合は次のスイッチの状態を読み込むことが
出来ないので、従来装置は最初のスイッチの状態の読み
込み完了後に再度読み込みを実行し、前回のスイッチの
状態と比較し、スイッチの状態が同一の時にＨＡＬＴ状
態に移行し、同一ではない時には他のスイッチがオンさ
れたとして他のスイッチの為の読み込み動作を実行する
プログラムを組んでいた。

上述の様に従来装置は他のスイッチの状態の如何に拘ら
ず、必ず空の読み込み動作を実行する構成であるので多
くの電力を消費する欠点があった。

また、マイクロコンピュータのプログラムとしても前述
の様に前回までのスイッチデータ（キー人力とも称す）
をＲＡＭに記憶しておき、新たに読み込んだキー人力と
比較してキー人力が変化したかどうかということを判断
するためのルーチンを組み込まなくてはならず、ソフト
・ウェアの冗長及び作成上の手間も生じていた。

上述した従来例について以下に詳述する。

第９図においてＩＮＯ〜ＩＮ７はマイクロコンピュータ
のキー入力端子で、５ＷＯ−３Ｗ７のスイッチの夫々が
接続されている。スイッチのもう一端はＧＮＤ　（接地
）となっていて、第９図示例ではスイッチ（ＳＷＯ〜５
Ｗ７）がオン（閉成）されると当該入力端子のレベルは
ローレベル（以下りと略記する）となる。

ＲＯ〜Ｒ７はＩＮＯ〜ＩＮ７端子のプルアップ抵抗で、
図示スイッチがオフされている時の当該入力端子のレベ
ルをハイレベル（以下Ｈと略記する）とする。ＣＰＵは
マイクロコンピュータのいわゆるＣＰＵコア部で、公知
のＲＯＭ、ＲＡＭ、ＡＬＵ等を含み、Ｄ型フリップフロ
ップＤＦＦＲからの割り込み信号ｌＮＴＲに応答してス
イッチＳＷＯ〜ＳＷ７の開閉状態を読み込んで、スイッ
チＳＷＯ〜ＳＷ７からのデータに応じた処理を実行する
。ＢＵＦＯ〜ＢＵＦ７はトライ・ステート・バッファ構
成の読み出しバッファで各バッファの入力は各入力端子
ＩＮＯ〜ＩＮ７に接続され、出力はＣＰＵのデータ・バ
ス・ラインであるＤＯ〜Ｄ７に接続されている。ＢＵＦ
Ｏ〜ｌ３ＵＦ７の出力イネーブル端子は皆共通にＣＰＵ
からのリード・イネーブル信号ＲＤＥＮに接続されてい
て、ＣＰＵがＩＮＯ〜ＩＮ７の入力レベルの情報を読み
出す場合にはＲＩ）　Ｅ　Ｎ信号をＨレベルとしてＢＵ
ＦＯ〜ＢＵＦ７出力をＤＯ〜Ｄ７を通して内部に格納す
る。

ＮＡＮＤは８人力ＮＡＮＤゲート（第９図では負論理で
書いである）で８人力のうちどれか１つでもＬレベルと
なると出力をＨレベルとするものである。

ＤＦＦＲはＤ型フリップ・フロップでＤ端子は常にＨレ
ベルとしであるためＮＡＮＤの出力がＬレベルからＨレ
ベルに転じるとＱ出力はＨレベルとなり、その後Ｒ入力
がＨレベルとなるまでの間Ｑ出力はＨレベルを維持する
。５ＷＯ−３Ｗ７のうちいずれか１つでもオンするとＩ
ＮＯ〜ＩＮ７の入力端子のうち当該入力端子がＬレベル
となるためにＮＡＮＤの出力はＬレベルからＨレベルに
転じる。よってＤＦＦＲの出力Ｑが［■となりＣＰＵに
対してキー人力による割り込み要求である割り込み信号
ｌＮＴＲが発生する。ＣＰＵはこの信号ｌＮＴＲを認知
して割り込み処理に入ったならばＩＮＴＣＬＲ信号をＨ
レベルとしてＤＦＦＲをリセットしてｌＮＴＲ信号を解
除して次の割り込みが発生できる様にするが、ＳＷＯ〜
ＳＷ７のうちいずれかがオンされたままであるとＮＡＮ
Ｄの出力がＨレベルのままであるので、他のスイッチ（
ＳＷＯ−３Ｗ７）がオンしても新たな割り込み信号ｌＮ
ＴＲは前述した様に発生しない。そこで他のスイッチが
オンされたか否かを確認する為に、第１０図のステップ
＃５に示す様に最初のキー人力に応じた仕事（データ処
理）をした後にステップ＃６〜＃８に示す空の割り込み
動作を必ず実行していた。

従って常に伴う空の読み込み動作の分だけ消費電力が多
く、またプログラムが冗長となる欠点があった。尚（以
上破線にて囲んだ部分がマイクロコンピュータμＣＯＭ
である。

更に第９図においてＢＡＴは電源電池でμＣＯＭ部分に
は常に給電している。ＴＲはＰＮＰ　）ランジスタでＲ
ＢＥは抵抗である。ＩｃはμＣＯＭによってコントロー
ルされる他のＩＣ，ＢＵＳはμＣＯＭとＩＣとの間でデ
ータ等のやりとりを行うバスである。μＣＯＭがＶＯＮ
信号をＬレベルにするとＴＲがオンしてＩＣにＴＲのコ
レクタより給電される。

〔発明の目的〕

本発明は上述した従来例の欠点を除去したエネルギー損
失の少ないスイッチデータ入力装置を提供するものであ
る。

〔実施例〕

第１図は本発明によるスイッチデータ入力装置の一実施
例の要部を示す図で、第２図は第１図にて示した入力装
置をマイクロコンピュータに組み込んだ構成例であり、
第２図のＫＥＹ−ＩＮとして示した部分の内部回路が第
１図にて示した回路である。

第１図及び第２図の回路において、第９図の回路と同一
の構成要素については同一の符号を付してその説明を省
略する。本実施例にて特徴的なのは、第１図にて示した
様にスイッチデータ入力部に夫々の入力端子ＩＮＯ〜Ｉ
Ｎ７に接続されたＤ型フリップフロップＤＦＦＯ−ＤＦ
Ｆ７及びイクスクルーシブＮＯＲゲートＥＮＯＲＯ−Ｅ
ＮＯＲ７からなる比較回路が設けられていることである
。

第１図においてＤＦＦＯ〜ＤＦＦ７はＤ型フリップ・フ
ロップ、ＥＮＯＲＯ〜ＥＮＯＲ７はイクスクルーシブＮ
ＯＲゲート、ＤＩＶは５段の分周回路で、発振回路Ｏ８
Ｃの出力端に接続されたクロック端子ＣＬ　Ｋから入力
された入力クロックの周波数をｌ／３２として出力端Ｑ
５から出力する。ＥＮＯＲＯ〜ＥＮＯＲ７の入力のうち
一方は入力端子ｌＮ０−ＩＮ７のいずれかに接続され、
もう一方はＤＦＦＯ−ＤＦＦ７のＱ出力に接続されてい
る。ＤＦＦＯ〜ＤＦＦ７のＤ入力はそれぞれＩＮＯ〜Ｉ
Ｎ７に接続され、ＤＦＦＯ〜ＤＦＦ７のクロック端子は
共通に分周回路ＤＩＶのＱ５出力からデータ・ラッチ用
のクロック供給を受ける。今仮にＣＬＫ端子から入力さ
れる入力クロックの周波数を３２ｋＨｚとするとＤＩＶ
の出力Ｑ５の出力周波数は１ｋＨｚとなる。従ってＤＦ
ＦＯ〜ＤＦＦ７は１ｋＨｚのサンプリング会レートにて
ＩＮＯ〜ＩＮ７の入力レベルをラッチする。もし入力レ
ベルに変化がなければＥＮＯＲＯ〜ＥＮＯＲ７のそれぞ
れの２人力は等しいからＥＮＯＲＯ〜ＥＮＯＲ７の出力
は皆Ｈレベルであり、故にＮＡＮＤの出力ＣＩＩＡＮＧ
ＥはＬレベルである。一方スイッチＳＷＯがオンされ入
力端子ＩＮＯのレベルがＨレベルからＬレベルに変った
とすると、その瞬間から次に１ｋＨｚの立上がりエツジ
が来るまでの時間はＥＮＯＲＯの２人力はＩＮＯ側がＬ
レベルでＤＦＦＯのＱ側はＩ（レベルと異なるため、Ｅ
ＮＯＲＯの出力はＬレベルとなる。これによりＮＡＮＤ
の出力はこの期間Ｈレベルとなる。逆にスイッチＳＷＯ
がオンからオフとなってＩＮＯの入力レベルがＬレベル
からＨレベルに変ったときは、その瞬間から次に１ｋＨ
ｚの立上がりエツジが来るまでの時間はＥＮＯＲＯの２
人力はＩＮＯ側がＨレベルでＤＦＦＯのＱ側がＬレベル
となって、やはりＥＮＯＲＯの出力がＬレベルとなり、
ＮＡＮＤの出力はＨレベルとなる。

以上の動作は入力端ＩＮＩ〜ＩＮ７のグループについて
も同様であるから、本回路は入力レベルのいずれか１つ
が変化したときその変化の極性や他の入力のレベルによ
らずＣＨＡ　Ｎ　Ｇ　Ｅ信号を“Ｈ″として出力するこ
とができる。（第５図） 以上の様に構成されたスイッチデータ入力装置を持つ一
眼レフカメラ用マイクロコンピュータは第２図に示した
様な構成になるが、第２図においてＸＴＡＬは水晶発振
子、Ｏ２０は発振回路である。

Ｏ２０によるクロック出力は割り込み信号ｌＮＴＲを受
けて、該割り込み信号の存在に応じて前記複数のスイッ
チの開閉状態をデータとして読み込み、かつその読み込
みデータに応じた処理を実行するＣＰＵとスイッチデー
タ入力装置の要部である回路Ｋ　Ｅ　Ｙ　−Ｉ　Ｎに供
給される。

次に上記構成にかかる第１実施例の動作を説明する。

第１．第２図示のマイクロコンピュータでは上述した様
にキー（ＫＥＹ）入力の状態が変化すると、ＫＥＹ−Ｉ
Ｎ回路から所定パルス幅のＣＨＡＮＧＥ信号（第５図参
照）が出力されるためにＤＦＦＲの出力である所定パル
ス幅の割り込み信号ｌＮＴＲがＨレベルとなり、ＣＰＵ
に割り込みがかかる（第３図ステップ＃ｌ参照）。これ
はスイッチ（Ｋ　Ｅ　Ｙ　）がオン状態に保持されてい
ても信号ＣＨＡＮＧＥ（第５図）が所定パルス幅の信号
であるので、割り込み信号はリセット信号ＩＮＴＣＬＲ
によって再度Ｈレベルに反転することのない所定パルス
幅の割り込み信号となるのでＣＰＵのソフト（プログラ
ム）としては第３図に示した様にステップ＃２で割り込
み処理をした後に第９図示の従来例の様な処理、即ちス
イッチＳＷＯ〜ＳＷ７の状態の読み込みを行って前回の
データと比較して判断する作業やオンされているスイッ
チ（ＫＥＹ）ＳＷＯ−３Ｗ７がオフされるまで無駄にプ
ログラムを走り続けさせる必要がなくなり、読み込んだ
スイッチの状態に応じた処理をステップ＃５（第３図参
照）で実行した後にＨＡＬＴ（待機）状態（第３図ステ
ップ＃８参照）に移行出来るものである。従ってソフト
は簡単となり、電力消費も少なくなるものである。

尚、第３図のステップ＃３は一眼レフカメラの自動焦点
調節用モード、測光及びシャツタ開閉制御等を含む露出
制御モード等を実行する為のプログラムを内蔵した集積
回路（ＩＣ，第２図参照）へ給電を実行し、読み込み処
理以外の動作をすべきが否かを判断するステップで給電
を実行すべきであるならばステップ＃４でＣＰＵの信号
ＶＯＮをＬレベルとしてトランジスタＴＲをオンしてＩ
Ｃへ給電を実行した上でステップ５にて読み込まれたＳ
　Ｗ　Ｏ〜ＳＷ７の情報に応じた仕事を実行する。ステ
ップ６で他のＩＣへの給電が実行されているが否かの判
断が実行された上で実行されていない場合には直ちにス
テップ＃８に飛んでシーケンスはＨＡＬＴ状態となる。

又、給電が実行されている場合には節電の為にＣＰＵの
出力信号ＶＯＮをＨレベルとしてトランジスタＴＲをオ
フとしてＨＡＬＴ状態（待機状態）へ移行して装置全体
の消費電力を低消費電力状態とするものである。

次に他の実施例について説明するが、他の実施例の説明
は第１実施例との異なる部分のみについて説明し、同様
な部分については第１実施例の機素に付した符号と同一
符号を付してその説明を省略する。

第・１図に示した回路はＩＮＯ〜ＩＮ７の入力端子にお
ける抵抗プルアップをダイナミック駆動として、より一
層の省エネルギー化を図ったものである。

第４図の回路においてはアンドゲートＡＮＤＩ。

ＡＮＤ２．ＡＮＤ３．Ｄ型フリップフロップＤ　Ｆ　Ｆ
　Ｋ及び分周回路ＤＩＶによって、プルアップのダイナ
ミック駆動のコントロール信号とプルアップがアクティ
ブ状態のときだけＣＨＡＮＧＥ信号が出力される様にす
るためのタイミング信号を発生している。第４図の回路
の動作のタイミング・チャートを第６図にて示す。第４
図の回路においては分周回路ＤＩＶがＣＬ　Ｋ端子から
入力されるクロックを分周して分周回路出力端Ｑ１より
ＣＬＫ１７）ｌ／２の周波数のクロックをＡＮＤ２の片
側入力へ出力し、分周回路出力Ｑ２よりＣＬＫのｌ／４
の周波数のクロックをＤＦＦＫのクロック端子へ出力し
、分周回路出力Ｑ５よりＣＬＫのｌ／３２の周波数のク
ロックをＤＦＦＫのＤ入力及びＡＮＤＩの片側入力へ出
力している。

ＤＦＦＫとＡＮＤＩから成る回路はワンショット回路を
構成して、第６図に示す通りにＤＩＶのＱ５出力がＬレ
ベルからＩ−ルベルとなる毎にＤＩＶ出カ。２の出力ク
ロックの半周期骨の長さのワンショットパルスＰＵＬを
発生する。ＰＵＬは一定周期毎に入力端子ＩＮＯ〜ＩＮ
７をタイミング・プルアップするための信号となり、プ
ルアップ用バッファＰＢＯ〜ＰＢ７を駆動してプルアッ
プ抵抗ＲＯ−Ｒ７の片端をＰＵＬ信号がＨレベルのとき
のみＨレベルへとプルアップする。ＰＵＬはＡＮＤ２の
片側入力にも接続されてＡＮＤ２はＰＵＬのさらに１／
２の時間幅のパルスＩＮＴＥＮを出力する。ＩＮＴＥＮ
はＮＡＮＤ２の２片側入力に接続されて、何れかの入力
端子が変化したことを示すＣＨＡＮＧＥ信号の出方をプ
ルアップがアクティブ状態となっている期間にのみ有効
となるように制限している。ＩＮＴＥＮはさらにＡＮＤ
３の片側入力へと接続されて、ＣＬＫ信号とのＡＮＤが
とられてＩＮＴＥＮの１／２の時間幅のパルスＬＴとな
る。

ＬＴはＤＦＦＯ〜ＤＦＦ７のクロック入力となって、ダ
イナミックプルアップがアクティブ状態となっている期
間にそれぞれの入力レベルをＤＦＦＯ〜ＤＦＦ７にラッ
チするためのラッチ信号となる。

第６図では、それ以前までのＳＷＯ〜ＳＷ７がすべてオ
フだったものが第６図にある様なタイミングでスイッチ
ＳＷＯがオフからオンに転じた場合（第６図のＳＷＯ参
照）の例を示しであるがスイッチが変化した直後のプル
アップがアクティブ状態となる期間中にＣＩＩ　Ａ　Ｎ
　Ｇ　Ｅ信号がＨレベルとなって、本回路を第２図のマ
イクロコンピュータのＫ　Ｅ　Ｙ−Ｉ　Ｎ回路として用
いた場合の割り込み信号を発生させることになる。

尚他の回路の動作は第１実施例のそれと実質的に同一で
あるので省略する。

第７図は本発明のスイッチデータ入力装置を独立させて
電池より常時給電し、他のＩＣ（集積回路）やＭＰＵ等
を必要時のみ給電する様にしたシステム構成例である。

使用するマイクロコンピュータをＨＡＬＴ状態にしても
比較的消費電流が大きいためにシステムかキー人力待ち
のときには、どうしてもマイクロコンピュータの電源を
オフしたい様な場合には、第７図に示した構成の様に破
線で囲んだキー人力部を独立させて常に電源を供給し、
マイクロコンピュータＭＰＵには必要時のみ電源を供給
するのが得策である。

第７図においてＫ　Ｅ　Ｙ−Ｉ　Ｎは第１図又は第４図
にて示した何かのキー入力回路、ＳＷＯ〜ＳＷ７は入力
端子、ＩＮＯＮｌＮ７に接続されるキー（スイッチ）、
ＸＴＡＬは水晶発振子、ＯＳＣは発振回路、ＩＮＶはイ
ンバータ・ゲート、Ｎ０Ｒ１及びＮ０Ｒ２はノア・ゲー
ト、ＡＮＤＳはアンド・ゲート、ＮＴＲはＮ−ｃｈＭＯ
Ｓトランジスタ、ＳＲはパラレル・イン・シリアル・ア
ウトタイプのシフト・レジスタ、ＤＣ／ＤＣはＤＣ／Ｄ
Ｃコンバータ、ＢＡＴは電源電池、ＩＣは他のＩＣ，Ｂ
ＵＳは他ＩＣとＭＰＵとのデータのやりとりをするバス
である。ＫＥＹ−ＩＮ回路はＢＡＴによって常に給電さ
れていてＯ８Ｃ回路より供給されるＣＬＫ信号によっで
ある周期毎に入力情報をサンプリングして、もしキー人
力の状態が前回の状態と変化していればＣＨＡＮＧＥ信
号を発生するのは前述した実施例と同様である。Ｎ０Ｒ
Ｉ、Ｎ０Ｒ２及びＩＮＶから成る回路はＳ−Ｒラッチを
形成して、ＫＥＹ−ＩＮ回路がキー人力状態の変化によ
ってＣＩ−Ｉ　Ａ　Ｎ　Ｇ　Ｅ信号を１−ルベルとする
と、ＩＮＶの出力がＩ］レベルとなってＮＴＲをオンさ
せる。尚、ラッチ回路であるためにＩＮＶの出力はＭＰ
Ｕがオフ（ＯＦＦ）信号をＨレベルとしない限りはＨレ
ベルのまま保持されてＮＴＲはオンし続ける。ＮＴＲが
オンするとＮＴＲのドレイン端子はほぼＧＮＤレベルと
なってＤＣ／ＤＣのＣＮＴ端子をＬレベルとするがＤＣ
／ＤＣは本端子がＬレベルとなると動作を開始してＭＰ
Ｕ及びＩＣに給電を行う。

供電開始となった後のＭＰＵの動作フローは第８図に示
す通りである。

ＭＰＵとスイッチデータ入力装置が別体のために、ここ
ではデータのシリアル通信を行うことによってＭＰＵが
スイッチデータ入力装置よりキー人力情報を得ることが
できるものとしである。ＳＲはＰ／Ｓ端子がＨレベルの
ときはシリアル転送モードとなり、Ｌレベルのときはパ
ラレル入力モードとなるシフトレジスタで、通常のシリ
アル通信を行っていない間はＣ８がＬレベルとなり、従
ってＳＲはパラレル入力モードとなってＰＩＯ−ＰＩ７
の入力にキー入力回路のＤＯ〜Ｄ７が出力されていて、
キー情報がシフトレジスタ内にプリセットされる。ＭＰ
Ｕがキー情報を読み込むためにＣ８をＨレベルとすると
ＳＲはシリアル転送モードとなって、ＭＰＵの出力する
Ｓ　ＣＬ　ＫがＡＮＤＳゲートを通してＳＲのＣＬ　Ｋ
端子に入力されＳ　ＣＬ　Ｋに従ってＰＩＯ−ＰＩ７の
プリセット・データを順番に５ＯＵＴより出力して、Ｍ
　Ｐ　ＵのＳＩＮに入力される。ＭＰＵが処理を終えた
らＯＦＦ信号をＨレベルとして前述したＳＲクラッチ出
力を反転させてＭＴＲをオフさせることによりＤＣ／Ｄ
ＣもオフしてＭＰＵへの給電は断たれて再びキー入力回
路のみ動作してスタンバイ状態へと戻る。

〔発明の効果〕

以上説明した様にマイクロコンピュータのソフト負荷を
減少させることができるとともに、本来システムが動か
な（てよい時にムダに動作することに比べて、その時の
電力消費を数１７１０〜数１／１００とすることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるスイッチデータ入力
装置の要部回路図、第２図は第１図示入力装置を組み込
んだマイクロコンピュータの要部構成図、第３図は第２
図示マイクロコンピュータのプログラム・フローチャー
ト図、第４図は本発明の第二の実施例の電気回路図で第
１図示回路に相当する回路図、第５図は第１図示回路の
タイミング・チャート図、第６図は第４図示回路のタイ
ミング・チャート図、第７図は本発明の第３実施例の要
部回路図、第８図は第７図示実施例に用いたマイクロコ
ンピュータのプログラム・フローチャート図、第９図は
従来のスイッチデータ入力装置を組み込んだマイクロコ
ンピュータの要部回路図、第１Ｏ図は第９図示回路のフ
ローチャート図である。 図におイテ、Ｄ　Ｉ　Ｖ　・・・分周回路、ＤＦＦＯＮ
ＤＦＦ７・・・フリップフロップ、ＥＮＯＲＯ〜ＥＮＯ
Ｒ７・・・イクスクルーシブＮＯＲゲート、ＮＡＮＤ・
・・ナントゲート、ＣＰＵ・・・マイクロコンピュータ
である。 第３図

Claims (1)

【特許請求の範囲】
1. 複数のスイッチと、該スイッチの夫々の開閉に応答して
   所定のパルス幅の割り込み信号を発生する割り込み信号
   発生手段と、前記割り込み信号を受けて該割り込み信号
   の存在に応じて前記複数のスイッチの開閉状態をデータ
   として読み込み、かつその読み込みデータに応じた処理
   を実行するプログラムを有し、読み込み処理及びデータ
   処理完了後待機状態となるデータ処理回路とを有するこ
   とを特徴とするスイッチデータ入力装置。