JPS58105498A - メモリ内容保護方式 - Google Patents
メモリ内容保護方式Info
- Publication number
- JPS58105498A JPS58105498A JP56204282A JP20428281A JPS58105498A JP S58105498 A JPS58105498 A JP S58105498A JP 56204282 A JP56204282 A JP 56204282A JP 20428281 A JP20428281 A JP 20428281A JP S58105498 A JPS58105498 A JP S58105498A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- contents
- cells
- circuit
- majority
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明はメモリ装置（又は回路）において１ビツトの情
報に対して３個以上のセルを用いることによシ、メモリ
内容が一部失なわれてもそれを訂正して記憶情報を保護
することができるメモリ内容保護方式ＫｒＩＲする。
報に対して３個以上のセルを用いることによシ、メモリ
内容が一部失なわれてもそれを訂正して記憶情報を保護
することができるメモリ内容保護方式ＫｒＩＲする。
＜２７ 従来技術と問題点
従来情報の記憶回路としては、回路配置をやききる等し
て固定の情報を記憶する回路（ＲＯＭ ）中、ｌビ、ト
轟シ１メモリセルを割当て読み出し書込み自由なメモリ
（ＲＡＭ）とがあるが、前者は内容の更新が不可能であ
ったり、可能であっても、書込み器を用いる等、実装回
路から離脱させる必要がある等の欠点があシ、また後者
は更新は任意だが、何らかの条件で、内容が失なわれる
可能性があシうるという欠点がある。
て固定の情報を記憶する回路（ＲＯＭ ）中、ｌビ、ト
轟シ１メモリセルを割当て読み出し書込み自由なメモリ
（ＲＡＭ）とがあるが、前者は内容の更新が不可能であ
ったり、可能であっても、書込み器を用いる等、実装回
路から離脱させる必要がある等の欠点があシ、また後者
は更新は任意だが、何らかの条件で、内容が失なわれる
可能性があシうるという欠点がある。
（３）発明の目的
本発明の目的は、１ビ、トの情報の記憶に対して３ビ、
ト以上（最も常識的には３ビツト）のメモリセルを割当
て、その多数決によって出力を得ると同時に出力と異な
る値を保持しているセルに対しては、内容を強制的に更
新することによシ、信Ｉ１１度の高いメモリを提供する
ことにある。
ト以上（最も常識的には３ビツト）のメモリセルを割当
て、その多数決によって出力を得ると同時に出力と異な
る値を保持しているセルに対しては、内容を強制的に更
新することによシ、信Ｉ１１度の高いメモリを提供する
ことにある。
（４） 発明の構成
上記目的は、情報を記憶するための１ビ、ト当たり３個
又はそれ以上のメモリセルとそれらのメモリセルの出力
の多数決論理をとる回路とよりな９、メモ９出力として
該多数決論理回路出力を用いると同時に、該出力をセル
内に簀込むことｔ−特黴とするメモリ内容保護方式によ
って連成される。
又はそれ以上のメモリセルとそれらのメモリセルの出力
の多数決論理をとる回路とよりな９、メモ９出力として
該多数決論理回路出力を用いると同時に、該出力をセル
内に簀込むことｔ−特黴とするメモリ内容保護方式によ
って連成される。
（５）発明の実施例
以下実施例に従って、本発明を説明する。
図は本発明の一実株例を示す図で、１〜３はメモリセル
、ＭＡは多数決回路である、図の例において、メモリセ
ルｌ〜３にデータを書込む場合は、端子イにデータを１
端子口に書込信号を、端子ハに書込み指令信号を与えて
、データを書込む。これによシメモリセル１〜３には同
じデータが畳込まれる。外部へ出力する場合は、メモリ
セルｌ〜３からの出力の多数決を多数決回路ＭＡによシ
取って出力する。又、書込を行なっていない、任意の時
間に端子口にリフレ、ンユ信号を端子ノ・に書込み１ｉ
ｌＪ１１信号を与えることによシ多数決回路出力をメモ
リセル１〜３に与え、リフレッシュする。
、ＭＡは多数決回路である、図の例において、メモリセ
ルｌ〜３にデータを書込む場合は、端子イにデータを１
端子口に書込信号を、端子ハに書込み指令信号を与えて
、データを書込む。これによシメモリセル１〜３には同
じデータが畳込まれる。外部へ出力する場合は、メモリ
セルｌ〜３からの出力の多数決を多数決回路ＭＡによシ
取って出力する。又、書込を行なっていない、任意の時
間に端子口にリフレ、ンユ信号を端子ノ・に書込み１ｉ
ｌＪ１１信号を与えることによシ多数決回路出力をメモ
リセル１〜３に与え、リフレッシュする。
本図ではメモリ内容にかかわらずリフレッシュするよう
にしであるが、多数決の結果とセル自答が異なり′ｆｉ
ｃ場合のみ内容を変更するようにしてもよい。
にしであるが、多数決の結果とセル自答が異なり′ｆｉ
ｃ場合のみ内容を変更するようにしてもよい。
ここで通常に比べ、メモリセルｔ３倍賛するため、一般
的にこのような方法を常にとる方瀘よｉわけではないが
、例えば、大規模装置の集中管理システムにおいて、中
央からの制御情報を局所メ後に局所部でメモリ内容が失
なわれで１、中央部ではそれを検出することが困難とな
る。そのような場合にはハードウェア回路は増加しても
、メモリ内容を保護し友方が得策である。
的にこのような方法を常にとる方瀘よｉわけではないが
、例えば、大規模装置の集中管理システムにおいて、中
央からの制御情報を局所メ後に局所部でメモリ内容が失
なわれで１、中央部ではそれを検出することが困難とな
る。そのような場合にはハードウェア回路は増加しても
、メモリ内容を保護し友方が得策である。
また、メモリ回路がＬＳＩでできているような場合、こ
の方法をとることにより、ＬＳＩ内のセルの一部に欠陥
があっても多数決をとることによりそれを補なうことが
できるので、不良チップを救済することができる。
の方法をとることにより、ＬＳＩ内のセルの一部に欠陥
があっても多数決をとることによりそれを補なうことが
できるので、不良チップを救済することができる。
（６） 発明の効果
本発明によれば、メモリ内容に誤シが生じてもリフレッ
シュ・なことによって修正することができるので、信Ｉ
ｆ＆の高いメモリを得ることができる。
シュ・なことによって修正することができるので、信Ｉ
ｆ＆の高いメモリを得ることができる。
図は本発明の実施例を示す図で、図中１〜３はメモリセ
ル、ＭＡは多数決回路である。
ル、ＭＡは多数決回路である。
Claims (1)
- 情報を記憶するための１ビツト当た〕３個又はそれ以上
のメモ）セルとそれらのメモリセルの出力の多数決論理
をとる回路とよりなり、メモリ出力として該多数決論理
回路出力を用いると同時に、皺出力をセル内に書込む仁
とｔ−特徴とするメモリ内容保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204282A JPS58105498A (ja) | 1981-12-17 | 1981-12-17 | メモリ内容保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204282A JPS58105498A (ja) | 1981-12-17 | 1981-12-17 | メモリ内容保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105498A true JPS58105498A (ja) | 1983-06-23 |
Family
ID=16487895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204282A Pending JPS58105498A (ja) | 1981-12-17 | 1981-12-17 | メモリ内容保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105498A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0082533A2 (de) * | 1981-12-21 | 1983-06-29 | Siemens Aktiengesellschaft | Verfahren zur Erfassung und Korrektur von Datenfehlern und Vorrichtung zur Durchführung des Verfahrens |
| JPH0196567A (ja) * | 1987-10-08 | 1989-04-14 | Matsushita Electric Ind Co Ltd | 周波数判定装置 |
| JPH01124774A (ja) * | 1987-11-10 | 1989-05-17 | Matsushita Electric Ind Co Ltd | 周波数判定装置 |
| WO2000026783A1 (de) * | 1998-10-30 | 2000-05-11 | Infineon Technologies Ag | Speichereinrichtung zum speichern von daten und verfahren zum betreiben von speichereinrichtungen zum speichern von daten |
| JP2007148779A (ja) * | 2005-11-28 | 2007-06-14 | Renesas Technology Corp | マイクロコントローラおよびｒａｍ |
| WO2008078355A1 (ja) * | 2006-12-22 | 2008-07-03 | Fujitsu Limited | メモリ回路、半導体装置及び情報処理装置並びにデータ書込み方法 |
| US8683308B2 (en) | 2011-04-28 | 2014-03-25 | Fujitsu Limited | Semiconductor device, information processing apparatus, and method of detecting error |
-
1981
- 1981-12-17 JP JP56204282A patent/JPS58105498A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0082533A2 (de) * | 1981-12-21 | 1983-06-29 | Siemens Aktiengesellschaft | Verfahren zur Erfassung und Korrektur von Datenfehlern und Vorrichtung zur Durchführung des Verfahrens |
| EP0082533A3 (de) * | 1981-12-21 | 1985-11-27 | Siemens Aktiengesellschaft | Verfahren zur Erfassung und Korrektur von Datenfehlern und Vorrichtung zur Durchführung des Verfahrens |
| JPH0196567A (ja) * | 1987-10-08 | 1989-04-14 | Matsushita Electric Ind Co Ltd | 周波数判定装置 |
| JPH01124774A (ja) * | 1987-11-10 | 1989-05-17 | Matsushita Electric Ind Co Ltd | 周波数判定装置 |
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| US6907544B2 (en) | 1998-10-30 | 2005-06-14 | Infineon Technologies Ag | Method for operating memory devices for storing data |
| JP2007148779A (ja) * | 2005-11-28 | 2007-06-14 | Renesas Technology Corp | マイクロコントローラおよびｒａｍ |
| WO2008078355A1 (ja) * | 2006-12-22 | 2008-07-03 | Fujitsu Limited | メモリ回路、半導体装置及び情報処理装置並びにデータ書込み方法 |
| US8683308B2 (en) | 2011-04-28 | 2014-03-25 | Fujitsu Limited | Semiconductor device, information processing apparatus, and method of detecting error |
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