JPH06232361A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06232361A JPH06232361A JP5015302A JP1530293A JPH06232361A JP H06232361 A JPH06232361 A JP H06232361A JP 5015302 A JP5015302 A JP 5015302A JP 1530293 A JP1530293 A JP 1530293A JP H06232361 A JPH06232361 A JP H06232361A
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- 102100036551 WD repeat-containing protein 1 Human genes 0.000 description 2
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 特別なダミーセルへのデータの再書き込み動
作を行なうことなく正確で安定した基準電位をビット線
に供給する。 【構成】 データの書き込み時に、Highレベル,L
owレベルの電位がそれぞれ印加されたビット線BLA
1,BLA2と、強誘電体膜を持ち且つ容量がメモリセ
ルキャパシタC11の容量の2分の1であるダミーセル
キャパシタC21,C22とが、MOSトランジスタT
21,T22のそれぞれを介してそれぞれ接続され、ダ
ミーセルキャパシタC21,C22に電荷がそれぞれ蓄
積される。データの読み出し時に、ダミーセルキャパシ
タC21,C22とビット線BLA2とがMOSトラン
ジスタT23,T24を介して接続され、データ“1”
に対応する読み出し電位とデータ“0”に対応する読み
出し電位との和の2分の1の読み出し電位が基準電位と
してビット線BLA2に供給される。
作を行なうことなく正確で安定した基準電位をビット線
に供給する。 【構成】 データの書き込み時に、Highレベル,L
owレベルの電位がそれぞれ印加されたビット線BLA
1,BLA2と、強誘電体膜を持ち且つ容量がメモリセ
ルキャパシタC11の容量の2分の1であるダミーセル
キャパシタC21,C22とが、MOSトランジスタT
21,T22のそれぞれを介してそれぞれ接続され、ダ
ミーセルキャパシタC21,C22に電荷がそれぞれ蓄
積される。データの読み出し時に、ダミーセルキャパシ
タC21,C22とビット線BLA2とがMOSトラン
ジスタT23,T24を介して接続され、データ“1”
に対応する読み出し電位とデータ“0”に対応する読み
出し電位との和の2分の1の読み出し電位が基準電位と
してビット線BLA2に供給される。
Description
【0001】
【産業上の利用分野】本発明は、強誘電体膜を有するキ
ャパシタを備えた半導体記憶装置に関するものである。
ャパシタを備えた半導体記憶装置に関するものである。
【0002】
【従来の技術】従来、半導体記憶装置においては、その
内部に形成されたキャパシタに電荷を蓄積しその電荷の
有無によりデータを記憶する方式の装置が主に用いられ
ている。このような半導体記憶装置は一般にダイナミッ
ク方式メモリ(DRAM)と呼ばれそのキャパシタの絶
縁膜としてはシリコン酸化膜が用いられてきたが、近
年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜
として用いることによりデータの記憶の不揮発性を実現
しようとする半導体記憶装置が知られている。
内部に形成されたキャパシタに電荷を蓄積しその電荷の
有無によりデータを記憶する方式の装置が主に用いられ
ている。このような半導体記憶装置は一般にダイナミッ
ク方式メモリ(DRAM)と呼ばれそのキャパシタの絶
縁膜としてはシリコン酸化膜が用いられてきたが、近
年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜
として用いることによりデータの記憶の不揮発性を実現
しようとする半導体記憶装置が知られている。
【0003】図3は強誘電体に掛かる電圧と該強誘電体
の自己分極との関係を示しており、図3に示すように、
強誘電体の分極状態の遷移はヒステリシス特性を示し、
強誘電体に掛かる電圧が零となった際にも強誘電体には
残留分極Prが残る。このような強誘電体からなる強誘
電体膜を半導体記憶装置のキャパシタの絶縁膜として用
いることにより、電源が外された後もキャパシタにデー
タを保持することが可能となり、データの記憶の不揮発
性を実現することができる。
の自己分極との関係を示しており、図3に示すように、
強誘電体の分極状態の遷移はヒステリシス特性を示し、
強誘電体に掛かる電圧が零となった際にも強誘電体には
残留分極Prが残る。このような強誘電体からなる強誘
電体膜を半導体記憶装置のキャパシタの絶縁膜として用
いることにより、電源が外された後もキャパシタにデー
タを保持することが可能となり、データの記憶の不揮発
性を実現することができる。
【0004】以下、強誘電体膜を有するキャパシタを備
えた従来の半導体記憶装置を図面に基づいて説明する。
えた従来の半導体記憶装置を図面に基づいて説明する。
【0005】初めに、上記従来の半導体記憶装置の構成
を説明する。
を説明する。
【0006】図4は上記従来の半導体記憶装置50を示
す回路図であり、図4において、半導体記憶装置50
は、1ビットのデータを記憶するメモリセル51,52
と、ダミーセル53,54と、センスアンプ55と、メ
モリセル51,52にデータをそれぞれ書き込みメモリ
セル51,52からデータをそれぞれ読み出すためのビ
ット線BLB1,BLB2と、メモリセル51,52を
それぞれ選択するためのワード線WLB1,WLB2
と、セルプレート線CPBと、ダミーワード線DWL
1,DWL2とを備えている。メモリセル51,52は
強誘電体膜を持つメモリセルキャパシタC51,C52
とMOSトランジスタT51,T52とをそれぞれ有し
ており、同様に、ダミーセル53,54は強誘電体膜を
持つダミーセルキャパシタC53,C54とMOSトラ
ンジスタT53,T54とをそれぞれ有しており、メモ
リセルキャパシタC51,C52及びダミーセルキャパ
シタC53,C54のそれぞれの一電極はセルプレート
線CPBと接続されており、MOSトランジスタT5
1,T52はメモリセルキャパシタC51,C52とビ
ット線BLB1,BLB2とを選択時にそれぞれ接続
し、MOSトランジスタT53,T54はダミーセルキ
ャパシタC53,C54とビット線BLB2,BLB1
とを選択時にそれぞれ接続する。
す回路図であり、図4において、半導体記憶装置50
は、1ビットのデータを記憶するメモリセル51,52
と、ダミーセル53,54と、センスアンプ55と、メ
モリセル51,52にデータをそれぞれ書き込みメモリ
セル51,52からデータをそれぞれ読み出すためのビ
ット線BLB1,BLB2と、メモリセル51,52を
それぞれ選択するためのワード線WLB1,WLB2
と、セルプレート線CPBと、ダミーワード線DWL
1,DWL2とを備えている。メモリセル51,52は
強誘電体膜を持つメモリセルキャパシタC51,C52
とMOSトランジスタT51,T52とをそれぞれ有し
ており、同様に、ダミーセル53,54は強誘電体膜を
持つダミーセルキャパシタC53,C54とMOSトラ
ンジスタT53,T54とをそれぞれ有しており、メモ
リセルキャパシタC51,C52及びダミーセルキャパ
シタC53,C54のそれぞれの一電極はセルプレート
線CPBと接続されており、MOSトランジスタT5
1,T52はメモリセルキャパシタC51,C52とビ
ット線BLB1,BLB2とを選択時にそれぞれ接続
し、MOSトランジスタT53,T54はダミーセルキ
ャパシタC53,C54とビット線BLB2,BLB1
とを選択時にそれぞれ接続する。
【0007】次に、以上のような半導体記憶装置50の
書き込み動作を説明する。例えば、メモリセル51にデ
ータ“1”を書き込む場合には、まず、ビット線BLB
1にHighレベルの電位が印加され、ワード線WLB
1にHighレベルの電位が印加され、セルプレート線
CPBにLowレベルの電位が印加されることにより、
メモリセルキャパシタC51に正の電圧が掛かりメモリ
セルキャパシタC51の分極状態が図3の状態S1とな
る。次に、セルプレートCPBに印加される電位がHi
ghレベルに遷移することにより、メモリセルキャパシ
タC51に掛かる電圧は零となり、メモリセルキャパシ
タC51の分極状態は図3の状態S2に遷移する。次
に、セルプレート線CPB、ワード線WLB1、ビット
線BLB1の順に印加される電位がLowレベルに戻る
ことにより、メモリセルキャパシタC51の分極状態は
図3の状態S2に留まる。このようにして、メモリセル
51にデータ“1”が書き込まれ、メモリセルキャパシ
タC51の分極状態は電源を外しても変化することなく
保持される。
書き込み動作を説明する。例えば、メモリセル51にデ
ータ“1”を書き込む場合には、まず、ビット線BLB
1にHighレベルの電位が印加され、ワード線WLB
1にHighレベルの電位が印加され、セルプレート線
CPBにLowレベルの電位が印加されることにより、
メモリセルキャパシタC51に正の電圧が掛かりメモリ
セルキャパシタC51の分極状態が図3の状態S1とな
る。次に、セルプレートCPBに印加される電位がHi
ghレベルに遷移することにより、メモリセルキャパシ
タC51に掛かる電圧は零となり、メモリセルキャパシ
タC51の分極状態は図3の状態S2に遷移する。次
に、セルプレート線CPB、ワード線WLB1、ビット
線BLB1の順に印加される電位がLowレベルに戻る
ことにより、メモリセルキャパシタC51の分極状態は
図3の状態S2に留まる。このようにして、メモリセル
51にデータ“1”が書き込まれ、メモリセルキャパシ
タC51の分極状態は電源を外しても変化することなく
保持される。
【0008】また、メモリセル51にデータ“0”を書
き込む場合には、まず、ビット線BLB1にLowレベ
ルの電位が印加され、ワード線WLB1にHighレベ
ルの電位が印加され、セルプレート線CPBにLowレ
ベルの電位が印加される。そして、セルプレート線CP
Bに印加される電位がHighレベルに遷移することに
よりメモリセルキャパシタC51には負の電圧が掛か
り、メモリセルキャパシタC51の分極状態は図3の状
態S3となる。次に、セルプレート線CPB、ワード線
WLB1の順に印加される電位がLowレベルに戻るこ
とにより、メモリセルキャパシタC51の分極状態は図
3の状態S4となり、メモリセル51にデータ“0”が
書き込まれる。メモリセルキャパシタC51の分極状態
はデータ“1”が書き込まれた場合と同様に電源を外し
ても変化することなく保持される。
き込む場合には、まず、ビット線BLB1にLowレベ
ルの電位が印加され、ワード線WLB1にHighレベ
ルの電位が印加され、セルプレート線CPBにLowレ
ベルの電位が印加される。そして、セルプレート線CP
Bに印加される電位がHighレベルに遷移することに
よりメモリセルキャパシタC51には負の電圧が掛か
り、メモリセルキャパシタC51の分極状態は図3の状
態S3となる。次に、セルプレート線CPB、ワード線
WLB1の順に印加される電位がLowレベルに戻るこ
とにより、メモリセルキャパシタC51の分極状態は図
3の状態S4となり、メモリセル51にデータ“0”が
書き込まれる。メモリセルキャパシタC51の分極状態
はデータ“1”が書き込まれた場合と同様に電源を外し
ても変化することなく保持される。
【0009】次に、半導体記憶装置50の読み出し動作
を説明する。まず、読み出し動作に先立ってビット線B
LB1,BLB2にLowレベルの電位が印加される。
そして、ワード線WLB1にHighレベルの電位が印
加されることによりMOSトランジスタT51がON状
態となり、ビット線BLB1とメモリセルキャパシタC
51とが接続される。このとき、メモリセルキャパシタ
C51に掛かる電圧は零であり、メモリセルキャパシタ
C51の分極状態は予め設定された図3の状態S2また
はS4に保持されている。次に、セルプレート線CPB
に印加される電位をHighレベルに変化させることに
より、メモリセルキャパシタC51には負の電圧が掛か
りメモリセルキャパシタC51の分極状態は図3の状態
S2またはS4から状態S3に遷移する。このとき、ビ
ット線BLB1に表われる電位はメモリセル51に予め
書き込まれたデータによって異なり、メモリセル51に
データ“1”が書き込まれていた場合には、メモリセル
キャパシタC51の分極状態は図3の状態S2から状態
S3に遷移し、メモリセルキャパシタC51から放出さ
れる電荷量は相対的に大きく、ビット線BLB1の電位
は図5に示すような高い読み出し電位L1となる。一
方、メモリセル51にデータ“0”が書き込まれていた
場合には、メモリセルキャパシタC51の分極状態は図
3の状態S4から状態S3に遷移し、メモリセルキャパ
シタC51から放出される電荷量はデータ“1”が書き
込まれていた場合に比較して小さく、ビット線BLB1
の電位は図5に示すような低い読み出し電位L2とな
る。そして、センスアンプ55が上記読み出し電位L1
またはL2を受け取りデータが“1”であるか“0”で
あるかを判定する。
を説明する。まず、読み出し動作に先立ってビット線B
LB1,BLB2にLowレベルの電位が印加される。
そして、ワード線WLB1にHighレベルの電位が印
加されることによりMOSトランジスタT51がON状
態となり、ビット線BLB1とメモリセルキャパシタC
51とが接続される。このとき、メモリセルキャパシタ
C51に掛かる電圧は零であり、メモリセルキャパシタ
C51の分極状態は予め設定された図3の状態S2また
はS4に保持されている。次に、セルプレート線CPB
に印加される電位をHighレベルに変化させることに
より、メモリセルキャパシタC51には負の電圧が掛か
りメモリセルキャパシタC51の分極状態は図3の状態
S2またはS4から状態S3に遷移する。このとき、ビ
ット線BLB1に表われる電位はメモリセル51に予め
書き込まれたデータによって異なり、メモリセル51に
データ“1”が書き込まれていた場合には、メモリセル
キャパシタC51の分極状態は図3の状態S2から状態
S3に遷移し、メモリセルキャパシタC51から放出さ
れる電荷量は相対的に大きく、ビット線BLB1の電位
は図5に示すような高い読み出し電位L1となる。一
方、メモリセル51にデータ“0”が書き込まれていた
場合には、メモリセルキャパシタC51の分極状態は図
3の状態S4から状態S3に遷移し、メモリセルキャパ
シタC51から放出される電荷量はデータ“1”が書き
込まれていた場合に比較して小さく、ビット線BLB1
の電位は図5に示すような低い読み出し電位L2とな
る。そして、センスアンプ55が上記読み出し電位L1
またはL2を受け取りデータが“1”であるか“0”で
あるかを判定する。
【0010】
【発明が解決しようとする課題】ところで、センスアン
プがビット線の読み出し電位により読み出したデータが
“1”であるか“0”であるかを判定するためには基準
となる基準電位L3が必要であり、該基準電位L3は、
図5に示すように、読み出し電位L1とL2との中間電
位であることが望ましい。上記従来の半導体記憶装置に
おいては、データの読み出し時にダミーワード線とダミ
ーセルとによりビット線に基準電位L3が供給される。
このとき、ダミーセルのダミーセルキャパシタには、ダ
ミーセルからビット線に基準電位L3が供給されるよう
に所定の蓄積電荷量の電荷がプリチャージされている必
要がある。
プがビット線の読み出し電位により読み出したデータが
“1”であるか“0”であるかを判定するためには基準
となる基準電位L3が必要であり、該基準電位L3は、
図5に示すように、読み出し電位L1とL2との中間電
位であることが望ましい。上記従来の半導体記憶装置に
おいては、データの読み出し時にダミーワード線とダミ
ーセルとによりビット線に基準電位L3が供給される。
このとき、ダミーセルのダミーセルキャパシタには、ダ
ミーセルからビット線に基準電位L3が供給されるよう
に所定の蓄積電荷量の電荷がプリチャージされている必
要がある。
【0011】ところが、上記従来の半導体記憶装置にお
いては、強誘電体膜を有するダミーセルキャパシタが用
いられているため、ダミーセルキャパシタに掛かる電圧
と蓄積電荷量とは線形関係にないので、ダミーセルキャ
パシタに所定の蓄積電荷量の電荷をプリチャージするこ
とが困難であるという問題がある。また、データの読み
出し動作は破壊読み出しであるため、データを読み出し
た後に同一のデータを再書き込みする必要がある。ここ
で、ダミーセルにはデータ“1”及び“0”とは別の所
定のデータを書き込む必要があるので、メモリセルへの
データの再書き込み動作とは別にダミーセルへのデータ
の再書き込み動作がデータの読み出し動作の後に毎回必
要となる。
いては、強誘電体膜を有するダミーセルキャパシタが用
いられているため、ダミーセルキャパシタに掛かる電圧
と蓄積電荷量とは線形関係にないので、ダミーセルキャ
パシタに所定の蓄積電荷量の電荷をプリチャージするこ
とが困難であるという問題がある。また、データの読み
出し動作は破壊読み出しであるため、データを読み出し
た後に同一のデータを再書き込みする必要がある。ここ
で、ダミーセルにはデータ“1”及び“0”とは別の所
定のデータを書き込む必要があるので、メモリセルへの
データの再書き込み動作とは別にダミーセルへのデータ
の再書き込み動作がデータの読み出し動作の後に毎回必
要となる。
【0012】本発明は上記に鑑みなされたものであっ
て、特別なダミーセルへのデータの再書き込み動作を行
なうことなく正確で安定した基準電位をビット線に供給
することを目的とする。
て、特別なダミーセルへのデータの再書き込み動作を行
なうことなく正確で安定した基準電位をビット線に供給
することを目的とする。
【0013】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、データの書き込み時に、メモリセルキャ
パシタの容量の2分の1の容量の2つの強誘電体キャパ
シタに、データ“1”に対応する上記メモリセルキャパ
シタの蓄積電荷量の2分の1の蓄積電荷量の電荷とデー
タ“0”に対応する上記メモリセルキャパシタの蓄積電
荷量の2分の1の蓄積電荷量の電荷とをそれぞれ蓄積
し、データの読み出し時に、上記2つの強誘電体キャパ
シタに蓄積された電荷同士を合わせ、データ“1”に対
応する読み出し電位とデータ“0”に対応する読み出し
電位との和の2分の1の読み出し電位を基準電位として
発生するものである。
め、本発明は、データの書き込み時に、メモリセルキャ
パシタの容量の2分の1の容量の2つの強誘電体キャパ
シタに、データ“1”に対応する上記メモリセルキャパ
シタの蓄積電荷量の2分の1の蓄積電荷量の電荷とデー
タ“0”に対応する上記メモリセルキャパシタの蓄積電
荷量の2分の1の蓄積電荷量の電荷とをそれぞれ蓄積
し、データの読み出し時に、上記2つの強誘電体キャパ
シタに蓄積された電荷同士を合わせ、データ“1”に対
応する読み出し電位とデータ“0”に対応する読み出し
電位との和の2分の1の読み出し電位を基準電位として
発生するものである。
【0014】具体的に本発明が講じた解決手段は、第1
及び第2の書き込み電位のうちの一の書き込み電位が印
加される第1の信号線と、他の書き込み電位が印加され
る第2の信号線と、強誘電体膜を持つ所定容量のメモリ
セルキャパシタを有し上記第1の信号線から第1の書き
込み電位を受け取ると該第1の書き込み電位に応じた第
1の蓄積電荷量の電荷を上記メモリセルキャパシタに蓄
積し該第1の蓄積電荷量に応じた第1の読み出し電位を
上記第1の信号線に供給する一方上記第1の信号線から
第2の書き込み電位を受け取ると該第2の書き込み電位
に応じた第2の蓄積電荷量の電荷を上記メモリセルキャ
パシタに蓄積し該第2の蓄積電荷量に応じた第2の読み
出し電位を上記第1の信号線に供給するメモリセルとを
備えた半導体記憶装置を対象とし、それぞれが強誘電体
膜を有し且つそれぞれの容量が上記メモリセルキャパシ
タの容量の2分の1である第1及び第2の強誘電体キャ
パシタと、上記第1の信号線に印加された第1及び第2
の書き込み電位のうちの一の書き込み電位を上記第1の
強誘電体キャパシタに供給し、当該一の書き込み電位に
応じて、上記メモリセルキャパシタの第1及び第2の蓄
積電荷量のうちで当該一の書き込み電位に対応する一の
蓄積電荷量の2分の1の第3の蓄積電荷量の電荷を上記
第1の強誘電体キャパシタに蓄積する第1の書き込み手
段と、上記第2の信号線に印加された第1及び第2の書
き込み電位のうちの他の書き込み電位を上記第2の強誘
電体キャパシタに供給し、当該他の書き込み電位に応じ
て、上記メモリセルキャパシタの第1及び第2の蓄積電
荷量のうちで当該他の書き込み電位に対応する他の蓄積
電荷量の2分の1の第4の蓄積電荷量の電荷を上記第2
の強誘電体キャパシタに蓄積する第2の書き込み手段
と、上記第1及び第2の強誘電体キャパシタにそれぞれ
蓄積された上記第3及び第4の蓄積電荷量の電荷同士を
合わせ、上記第1の読み出し電位と第2の読み出し電位
との和の2分の1の第3の読み出し電位を上記第2の信
号線に供給する読み出し手段とを備えている構成とする
ものである。
及び第2の書き込み電位のうちの一の書き込み電位が印
加される第1の信号線と、他の書き込み電位が印加され
る第2の信号線と、強誘電体膜を持つ所定容量のメモリ
セルキャパシタを有し上記第1の信号線から第1の書き
込み電位を受け取ると該第1の書き込み電位に応じた第
1の蓄積電荷量の電荷を上記メモリセルキャパシタに蓄
積し該第1の蓄積電荷量に応じた第1の読み出し電位を
上記第1の信号線に供給する一方上記第1の信号線から
第2の書き込み電位を受け取ると該第2の書き込み電位
に応じた第2の蓄積電荷量の電荷を上記メモリセルキャ
パシタに蓄積し該第2の蓄積電荷量に応じた第2の読み
出し電位を上記第1の信号線に供給するメモリセルとを
備えた半導体記憶装置を対象とし、それぞれが強誘電体
膜を有し且つそれぞれの容量が上記メモリセルキャパシ
タの容量の2分の1である第1及び第2の強誘電体キャ
パシタと、上記第1の信号線に印加された第1及び第2
の書き込み電位のうちの一の書き込み電位を上記第1の
強誘電体キャパシタに供給し、当該一の書き込み電位に
応じて、上記メモリセルキャパシタの第1及び第2の蓄
積電荷量のうちで当該一の書き込み電位に対応する一の
蓄積電荷量の2分の1の第3の蓄積電荷量の電荷を上記
第1の強誘電体キャパシタに蓄積する第1の書き込み手
段と、上記第2の信号線に印加された第1及び第2の書
き込み電位のうちの他の書き込み電位を上記第2の強誘
電体キャパシタに供給し、当該他の書き込み電位に応じ
て、上記メモリセルキャパシタの第1及び第2の蓄積電
荷量のうちで当該他の書き込み電位に対応する他の蓄積
電荷量の2分の1の第4の蓄積電荷量の電荷を上記第2
の強誘電体キャパシタに蓄積する第2の書き込み手段
と、上記第1及び第2の強誘電体キャパシタにそれぞれ
蓄積された上記第3及び第4の蓄積電荷量の電荷同士を
合わせ、上記第1の読み出し電位と第2の読み出し電位
との和の2分の1の第3の読み出し電位を上記第2の信
号線に供給する読み出し手段とを備えている構成とする
ものである。
【0015】
【作用】上記の構成により、メモリセルにデータを書き
込む場合において、第1の信号線にはデータ“1”及び
“0”のうちの一のデータに対応する一の書き込み電位
が印加される一方、第2の信号線にはデータ“1”及び
“0”のうちの他のデータに対応する他の書き込み電位
が印加される。そして、第1の書き込み手段が上記一の
書き込み電位を第1の強誘電体キャパシタに供給し第2
の書き込み手段が上記他の書き込み電位を第2の強誘電
体キャパシタに供給する。これにより、第1及び第2の
強誘電体キャパシタの容量は共にメモリセルキャパシタ
の容量の2分の1であるため、第1の強誘電体キャパシ
タには上記一の書き込み電位に応じて上記一のデータに
対応するメモリセルキャパシタの一の蓄積電荷量の2分
の1の蓄積電荷量の電荷が蓄積される一方、第2の強誘
電体キャパシタには上記他の書き込み電位に応じて上記
他のデータに対応するメモリセルキャパシタの他の蓄積
電荷量の2分の1の蓄積電荷量の電荷が蓄積される。
込む場合において、第1の信号線にはデータ“1”及び
“0”のうちの一のデータに対応する一の書き込み電位
が印加される一方、第2の信号線にはデータ“1”及び
“0”のうちの他のデータに対応する他の書き込み電位
が印加される。そして、第1の書き込み手段が上記一の
書き込み電位を第1の強誘電体キャパシタに供給し第2
の書き込み手段が上記他の書き込み電位を第2の強誘電
体キャパシタに供給する。これにより、第1及び第2の
強誘電体キャパシタの容量は共にメモリセルキャパシタ
の容量の2分の1であるため、第1の強誘電体キャパシ
タには上記一の書き込み電位に応じて上記一のデータに
対応するメモリセルキャパシタの一の蓄積電荷量の2分
の1の蓄積電荷量の電荷が蓄積される一方、第2の強誘
電体キャパシタには上記他の書き込み電位に応じて上記
他のデータに対応するメモリセルキャパシタの他の蓄積
電荷量の2分の1の蓄積電荷量の電荷が蓄積される。
【0016】次に、メモリセルからデータを読み出す場
合において、読み出し手段が第1及び第2の強誘電体キ
ャパシタに蓄積された電荷同士を合わせる。ここで、合
わせられた電荷の電荷量は、上記一のデータに対応する
メモリセルキャパシタの一の蓄積電荷量と上記他のデー
タに対応するメモリセルキャパシタの他の蓄積電荷量と
の和の2分の1となる。従って、上記一のデータに対応
する一の読み出し電位と上記他のデータに対応する他の
読み出し電位との和の2分の1の読み出し電位を得るこ
とが可能であり、該読み出し電位は、データ“1”に対
応する読み出し電位とデータ“0”に対応する読み出し
電位との中間電位であり、正確で安定した基準電位とし
て用いることができる。
合において、読み出し手段が第1及び第2の強誘電体キ
ャパシタに蓄積された電荷同士を合わせる。ここで、合
わせられた電荷の電荷量は、上記一のデータに対応する
メモリセルキャパシタの一の蓄積電荷量と上記他のデー
タに対応するメモリセルキャパシタの他の蓄積電荷量と
の和の2分の1となる。従って、上記一のデータに対応
する一の読み出し電位と上記他のデータに対応する他の
読み出し電位との和の2分の1の読み出し電位を得るこ
とが可能であり、該読み出し電位は、データ“1”に対
応する読み出し電位とデータ“0”に対応する読み出し
電位との中間電位であり、正確で安定した基準電位とし
て用いることができる。
【0017】また、第1及び第2の強誘電体キャパシタ
への電荷の蓄積に用いられる書き込み電位はメモリセル
キャパシタへの電荷の蓄積に用いられる書き込み電位と
同一のものであるため、第1及び第2の強誘電体キャパ
シタをダミーセルキャパシタとして用いるとダミーセル
へのデータの再書き込みはメモリセルへのデータの再書
き込み時に同時に行うことができ特別なダミーセルへの
データの再書き込み動作を行なう必要がない。
への電荷の蓄積に用いられる書き込み電位はメモリセル
キャパシタへの電荷の蓄積に用いられる書き込み電位と
同一のものであるため、第1及び第2の強誘電体キャパ
シタをダミーセルキャパシタとして用いるとダミーセル
へのデータの再書き込みはメモリセルへのデータの再書
き込み時に同時に行うことができ特別なダミーセルへの
データの再書き込み動作を行なう必要がない。
【0018】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【0019】初めに、上記実施例に係る半導体記憶装置
の構成を説明する。
の構成を説明する。
【0020】図1は上記実施例に係る半導体記憶装置1
0を示す回路図であり、図1において、半導体記憶装置
10は、1ビットのデータを記憶するメモリセル11,
12と、ダミーセル13と、センスアンプ15と、メモ
リセル11,12にデータをそれぞれ書き込みメモリセ
ル11,12からデータをそれぞれ読み出すためのビッ
ト線BLA1,BLA2と、メモリセル11,12をそ
れぞれ選択するためのワード線WLA1,WLA2と、
セルプレート線CPAと、書き込み用ダミーワード線D
WWと、読み出し用ダミーワード線DWR1,DWR2
とを備えている。メモリセル11,12は強誘電体膜を
持つ所定容量のメモリセルキャパシタC11,C12と
MOSトランジスタT11,T12とをそれぞれ有して
おり、ダミーセル13はそれぞれが強誘電体膜を持ち且
つそれぞれの容量が上記メモリセルキャパシタの容量の
2分の1であるダミーセルキャパシタC21,C22と
MOSトランジスタT21,T22,T23,T24,
T25,T26とを有しており、メモリセルキャパシタ
C11,C12及びダミーセルキャパシタC21,C2
2のそれぞれの一電極はセルプレート線CPAと接続さ
れており、MOSトランジスタT11,T12はメモリ
セルキャパシタC11,C12とビット線BLA1,B
LA2とを選択時にそれぞれ接続し、MOSトランジス
タT21,T22はダミーセルキャパシタC21,C2
2とビット線BLA1,BLA2とを選択時にそれぞれ
接続し、MOSトランジスタT23,T24はダミーセ
ルキャパシタC21,C22とビット線BLA2とを選
択時に接続し、MOSトランジスタT25,T26はダ
ミーセルキャパシタC21,C22とビット線BLA1
とを選択時に接続する。
0を示す回路図であり、図1において、半導体記憶装置
10は、1ビットのデータを記憶するメモリセル11,
12と、ダミーセル13と、センスアンプ15と、メモ
リセル11,12にデータをそれぞれ書き込みメモリセ
ル11,12からデータをそれぞれ読み出すためのビッ
ト線BLA1,BLA2と、メモリセル11,12をそ
れぞれ選択するためのワード線WLA1,WLA2と、
セルプレート線CPAと、書き込み用ダミーワード線D
WWと、読み出し用ダミーワード線DWR1,DWR2
とを備えている。メモリセル11,12は強誘電体膜を
持つ所定容量のメモリセルキャパシタC11,C12と
MOSトランジスタT11,T12とをそれぞれ有して
おり、ダミーセル13はそれぞれが強誘電体膜を持ち且
つそれぞれの容量が上記メモリセルキャパシタの容量の
2分の1であるダミーセルキャパシタC21,C22と
MOSトランジスタT21,T22,T23,T24,
T25,T26とを有しており、メモリセルキャパシタ
C11,C12及びダミーセルキャパシタC21,C2
2のそれぞれの一電極はセルプレート線CPAと接続さ
れており、MOSトランジスタT11,T12はメモリ
セルキャパシタC11,C12とビット線BLA1,B
LA2とを選択時にそれぞれ接続し、MOSトランジス
タT21,T22はダミーセルキャパシタC21,C2
2とビット線BLA1,BLA2とを選択時にそれぞれ
接続し、MOSトランジスタT23,T24はダミーセ
ルキャパシタC21,C22とビット線BLA2とを選
択時に接続し、MOSトランジスタT25,T26はダ
ミーセルキャパシタC21,C22とビット線BLA1
とを選択時に接続する。
【0021】次に、メモリセル11にデータを書き込み
メモリセル11からデータを読み出す場合の半導体記憶
装置10の動作を図2を参照しながら説明する。なお、
この場合には、半導体記憶装置10において、ビット線
BLA1が第1の信号線として、ビット線BLA2が第
2の信号線として、ダミーセルキャパシタC21が第1
の強誘電体キャパシタとして、ダミーセルキャパシタC
22が第2の強誘電体キャパシタとして機能する。ま
た、MOSトランジスタT21と書き込み用ダミーワー
ド線DWWとセルプレート線CPAとにより第1の書き
込み手段が構成され、MOSトランジスタT22と書き
込み用ダミーワード線DWWとセルプレート線CPAと
により第2の書き込み手段が構成され、MOSトランジ
スタT23,T24と読み出し用ダミーワード線DWR
1とセルプレート線CPAとにより読み出し手段が構成
される。
メモリセル11からデータを読み出す場合の半導体記憶
装置10の動作を図2を参照しながら説明する。なお、
この場合には、半導体記憶装置10において、ビット線
BLA1が第1の信号線として、ビット線BLA2が第
2の信号線として、ダミーセルキャパシタC21が第1
の強誘電体キャパシタとして、ダミーセルキャパシタC
22が第2の強誘電体キャパシタとして機能する。ま
た、MOSトランジスタT21と書き込み用ダミーワー
ド線DWWとセルプレート線CPAとにより第1の書き
込み手段が構成され、MOSトランジスタT22と書き
込み用ダミーワード線DWWとセルプレート線CPAと
により第2の書き込み手段が構成され、MOSトランジ
スタT23,T24と読み出し用ダミーワード線DWR
1とセルプレート線CPAとにより読み出し手段が構成
される。
【0022】まず、メモリセル11にデータ“1”を書
き込む場合の半導体記憶装置10の書き込み動作を説明
する。なお、メモリセル11にデータ“0”を書き込む
場合の書き込み動作については説明を省略するがデータ
“1”を書き込む場合の書き込み動作と同様である。図
2に示すように、ビット線BLA1にHighレベルの
電位が印加されると共にビット線BLA2に該High
レベルの電位に対する相補信号となるLowレベルの電
位が印加される。その後、ワード線WLA1にHigh
レベルの電位が印加されると同時に、書き込み用ダミー
ワード線DWWにHighレベルの電位が印加される。
その後、セルプレート線CPAにHighレベルのパル
ス電位が印加されることにより、メモリセル11にデー
タ“1”が書き込まれると共にダミーセル13に所定の
データが書き込まれる。このとき、ダミーセルキャパシ
タC21,C22はビット線BLA1,BLA2とそれ
ぞれ接続されるため、ダミーセルキャパシタC21,C
22は図3の状態S2,S4の分極状態にそれぞれ設定
される。しかし、ダミーセルキャパシタC21,C22
の容量はメモリセルの容量の2分の1であるため、ダミ
ーセルキャパシタC21に蓄積される電荷の蓄積電荷量
はデータ“1”に対応してメモリセルに蓄積される電荷
の蓄積電荷量の半分であり、ダミーセルキャパシタC2
2に蓄積される電荷の蓄積電荷量はデータ“0”に対応
してメモリセルに蓄積される電荷の蓄積電荷量の半分で
ある。しかる後に、ワード線WLA1,ビット線BLA
1に印加される電位がLowレベルに戻り書き込み動作
が終了する。ダミーセル13へのデータの書き込みは、
連続して書き込み動作が行われ読み出し動作が行われる
までに、ビット線BLA1,BLA2に相補信号が印加
されている間に少なくとも一度行なわれればよい。
き込む場合の半導体記憶装置10の書き込み動作を説明
する。なお、メモリセル11にデータ“0”を書き込む
場合の書き込み動作については説明を省略するがデータ
“1”を書き込む場合の書き込み動作と同様である。図
2に示すように、ビット線BLA1にHighレベルの
電位が印加されると共にビット線BLA2に該High
レベルの電位に対する相補信号となるLowレベルの電
位が印加される。その後、ワード線WLA1にHigh
レベルの電位が印加されると同時に、書き込み用ダミー
ワード線DWWにHighレベルの電位が印加される。
その後、セルプレート線CPAにHighレベルのパル
ス電位が印加されることにより、メモリセル11にデー
タ“1”が書き込まれると共にダミーセル13に所定の
データが書き込まれる。このとき、ダミーセルキャパシ
タC21,C22はビット線BLA1,BLA2とそれ
ぞれ接続されるため、ダミーセルキャパシタC21,C
22は図3の状態S2,S4の分極状態にそれぞれ設定
される。しかし、ダミーセルキャパシタC21,C22
の容量はメモリセルの容量の2分の1であるため、ダミ
ーセルキャパシタC21に蓄積される電荷の蓄積電荷量
はデータ“1”に対応してメモリセルに蓄積される電荷
の蓄積電荷量の半分であり、ダミーセルキャパシタC2
2に蓄積される電荷の蓄積電荷量はデータ“0”に対応
してメモリセルに蓄積される電荷の蓄積電荷量の半分で
ある。しかる後に、ワード線WLA1,ビット線BLA
1に印加される電位がLowレベルに戻り書き込み動作
が終了する。ダミーセル13へのデータの書き込みは、
連続して書き込み動作が行われ読み出し動作が行われる
までに、ビット線BLA1,BLA2に相補信号が印加
されている間に少なくとも一度行なわれればよい。
【0023】続いて、メモリセル11からデータを読み
出す場合の半導体記憶装置10の読み出し動作を説明す
る。図2に示すように、まず、読み出し動作に先立って
ビット線BLA1にLowレベルの電位が印加される。
次に、ワード線WLA1にHighレベルの電位が印加
されると共に読み出し用ダミーワード線WDR1にHi
ghレベルの電位が印加される。その後、セルプレート
線CPAにHighレベルの電位が印加されることによ
り、メモリセル11からデータが読み出されビット線B
LA1に読み出し電位L1またはL2が供給される。こ
のとき、ダミーセルキャパシタC21及びC22とビッ
ト線BLA2とはMOSトランジスタT23及びT24
により接続される。このため、ダミーセルキャパシタC
21及びC22は蓄積した電荷をMOSトランジスタT
23及びT24を通じてビット線BLA2に放出する。
これにより、ビット線BLA2の電位が上昇する。電位
上昇に使われる電荷の電荷量は、データ“1”に対応す
るメモリセルの蓄積電荷量の2分の1の蓄積電荷量とデ
ータ“0”に対応するメモリセルの蓄積電荷量の2分の
1の蓄積電荷量との和の2分の1となり、ビット線BL
A2の読み出し電位は、データ“1”に対応する読み出
し電位L1とデータ“0”に対応する読み出し電位L2
との中間電位となる。上記ビット線BLA2の読み出し
電位を基準電位L3として用いて、センスアンプ15に
よりメモリセル11から読み出したデータが“1”であ
るか“0”であるかを判定しビット線BLA1の読み出
し電位を増幅する。その後、読み出し用ダミーワード線
DWR1に印加される電位がLowレベルに戻る。その
後、セルプレート線CPA,ワード線WLA1,ビット
線BLA1の電位が順次Lowレベルに戻ることにより
メモリセル11にデータの再書き込みが行なわれる。ま
た、読み出し用ダミーワード線WDR1に印加される電
位がLowレベルとなった後に、書き込み用ダミーワー
ド線DWWにHighレベルの電位が印加され、セルプ
レート線CPAの電位が立ち下がった後、書き込み用ダ
ミーワード線DWWの電位がワード線WLA1の電位と
同時に立ち下がることによりダミーセル13にもデータ
の再書き込みが行なわれる。
出す場合の半導体記憶装置10の読み出し動作を説明す
る。図2に示すように、まず、読み出し動作に先立って
ビット線BLA1にLowレベルの電位が印加される。
次に、ワード線WLA1にHighレベルの電位が印加
されると共に読み出し用ダミーワード線WDR1にHi
ghレベルの電位が印加される。その後、セルプレート
線CPAにHighレベルの電位が印加されることによ
り、メモリセル11からデータが読み出されビット線B
LA1に読み出し電位L1またはL2が供給される。こ
のとき、ダミーセルキャパシタC21及びC22とビッ
ト線BLA2とはMOSトランジスタT23及びT24
により接続される。このため、ダミーセルキャパシタC
21及びC22は蓄積した電荷をMOSトランジスタT
23及びT24を通じてビット線BLA2に放出する。
これにより、ビット線BLA2の電位が上昇する。電位
上昇に使われる電荷の電荷量は、データ“1”に対応す
るメモリセルの蓄積電荷量の2分の1の蓄積電荷量とデ
ータ“0”に対応するメモリセルの蓄積電荷量の2分の
1の蓄積電荷量との和の2分の1となり、ビット線BL
A2の読み出し電位は、データ“1”に対応する読み出
し電位L1とデータ“0”に対応する読み出し電位L2
との中間電位となる。上記ビット線BLA2の読み出し
電位を基準電位L3として用いて、センスアンプ15に
よりメモリセル11から読み出したデータが“1”であ
るか“0”であるかを判定しビット線BLA1の読み出
し電位を増幅する。その後、読み出し用ダミーワード線
DWR1に印加される電位がLowレベルに戻る。その
後、セルプレート線CPA,ワード線WLA1,ビット
線BLA1の電位が順次Lowレベルに戻ることにより
メモリセル11にデータの再書き込みが行なわれる。ま
た、読み出し用ダミーワード線WDR1に印加される電
位がLowレベルとなった後に、書き込み用ダミーワー
ド線DWWにHighレベルの電位が印加され、セルプ
レート線CPAの電位が立ち下がった後、書き込み用ダ
ミーワード線DWWの電位がワード線WLA1の電位と
同時に立ち下がることによりダミーセル13にもデータ
の再書き込みが行なわれる。
【0024】以上のように、本実施例に係る半導体記憶
装置10において、メモリセル11に例えばデータ
“1”を書き込む場合には、ビット線BLA1にはデー
タ“1”に対応するHighレベルの電位が印加される
一方、ビット線BLA2にはデータ“0”に対応するL
owレベルの電位が印加される。そして、第1の書き込
み手段のMOSトランジスタT21を通じてビット線B
LA1のHighレベルの電位が第1の強誘電体キャパ
シタとしてのダミーセルキャパシタC21に供給され、
第2の書き込み手段のMOSトランジスタT22を通じ
てビット線BLA2のLowレベルの電位が第2の強誘
電体キャパシタとしてのダミーセルキャパシタC22に
供給される。これにより、ダミーセルキャパシタC2
1,C22の容量は共にメモリセルキャパシタの容量の
2分の1であるため、ダミーセルキャパシタC21には
ビット線BLA1のHighレベルの電位に応じてデー
タ“1”に対応するメモリセルキャパシタの蓄積電荷量
の2分の1の蓄積電荷量の電荷が蓄積される一方、ダミ
ーセルキャパシタC22にはビット線BLA2のLow
レベルの電位に応じてデータ“0”に対応するメモリセ
ルキャパシタの蓄積電荷量の2分の1の蓄積電荷量の電
荷が蓄積される。同様にして、メモリセル11にデータ
“0”を書き込む場合には、ダミーセルキャパシタC2
1にはデータ“0”に対応するメモリセルキャパシタの
蓄積電荷量の2分の1の蓄積電荷量の電荷が蓄積される
一方、ダミーセルキャパシタC22にはデータ“1”に
対応するメモリセルキャパシタの蓄積電荷量の2分の1
の蓄積電荷量の電荷が蓄積される。
装置10において、メモリセル11に例えばデータ
“1”を書き込む場合には、ビット線BLA1にはデー
タ“1”に対応するHighレベルの電位が印加される
一方、ビット線BLA2にはデータ“0”に対応するL
owレベルの電位が印加される。そして、第1の書き込
み手段のMOSトランジスタT21を通じてビット線B
LA1のHighレベルの電位が第1の強誘電体キャパ
シタとしてのダミーセルキャパシタC21に供給され、
第2の書き込み手段のMOSトランジスタT22を通じ
てビット線BLA2のLowレベルの電位が第2の強誘
電体キャパシタとしてのダミーセルキャパシタC22に
供給される。これにより、ダミーセルキャパシタC2
1,C22の容量は共にメモリセルキャパシタの容量の
2分の1であるため、ダミーセルキャパシタC21には
ビット線BLA1のHighレベルの電位に応じてデー
タ“1”に対応するメモリセルキャパシタの蓄積電荷量
の2分の1の蓄積電荷量の電荷が蓄積される一方、ダミ
ーセルキャパシタC22にはビット線BLA2のLow
レベルの電位に応じてデータ“0”に対応するメモリセ
ルキャパシタの蓄積電荷量の2分の1の蓄積電荷量の電
荷が蓄積される。同様にして、メモリセル11にデータ
“0”を書き込む場合には、ダミーセルキャパシタC2
1にはデータ“0”に対応するメモリセルキャパシタの
蓄積電荷量の2分の1の蓄積電荷量の電荷が蓄積される
一方、ダミーセルキャパシタC22にはデータ“1”に
対応するメモリセルキャパシタの蓄積電荷量の2分の1
の蓄積電荷量の電荷が蓄積される。
【0025】次に、メモリセル11からデータを読み出
す場合には、MOSトランジスタ23,24と読み出し
用ダミーワード線DWR1とセルプレート線CPAとに
より構成される読み出し手段がダミーセルキャパシタC
21,C22にそれぞれ蓄積された電荷同士を合わせ
る。ここで、合わせられた電荷の電荷量は、データ
“1”に対応するメモリセルキャパシタの蓄積電荷量と
データ“0”に対応するメモリセルキャパシタの蓄積電
荷量との和の2分の1となる。
す場合には、MOSトランジスタ23,24と読み出し
用ダミーワード線DWR1とセルプレート線CPAとに
より構成される読み出し手段がダミーセルキャパシタC
21,C22にそれぞれ蓄積された電荷同士を合わせ
る。ここで、合わせられた電荷の電荷量は、データ
“1”に対応するメモリセルキャパシタの蓄積電荷量と
データ“0”に対応するメモリセルキャパシタの蓄積電
荷量との和の2分の1となる。
【0026】従って、上記データ“1”に対応する読み
出し電位L1とデータ“0”に対応する読み出し電位L
2との中間電位を得ることが可能であり、該中間電位は
正確で安定した基準電位として用いることができる。
出し電位L1とデータ“0”に対応する読み出し電位L
2との中間電位を得ることが可能であり、該中間電位は
正確で安定した基準電位として用いることができる。
【0027】また、ダミーセルキャパシタC21,C2
2への電荷の蓄積に用いられるビット線の電位はメモリ
セルキャパシタへの電荷の蓄積に用いられるビット線の
電位と同一のものであるため、ダミーセル13へのデー
タの再書き込みはメモリセルへのデータの再書き込み時
に同時に行うことができ特別なダミーセルへのデータの
再書き込み動作を行なう必要がない。
2への電荷の蓄積に用いられるビット線の電位はメモリ
セルキャパシタへの電荷の蓄積に用いられるビット線の
電位と同一のものであるため、ダミーセル13へのデー
タの再書き込みはメモリセルへのデータの再書き込み時
に同時に行うことができ特別なダミーセルへのデータの
再書き込み動作を行なう必要がない。
【0028】なお、本実施例に係る半導体記憶装置10
において、メモリセル12にデータを書き込みメモリセ
ル12からデータを読み出す場合には、ビット線BLA
2が第1の信号線として、ビット線BLA1が第2の信
号線として、ダミーセルキャパシタC22が第1の強誘
電体キャパシタとして、ダミーセルキャパシタC21が
第2の強誘電体キャパシタとして機能し、MOSトラン
ジスタT22と書き込み用ダミーワード線DWWとセル
プレート線CPAとにより第1の書き込み手段が構成さ
れ、MOSトランジスタT21と書き込み用ダミーワー
ド線DWWとセルプレート線CPAとにより第2の書き
込み手段が構成され、MOSトランジスタT25,T2
6と読み出し用ダミーワード線DWR2とセルプレート
線CPAとにより読み出し手段が構成され、この場合に
もメモリセル11にデータを書き込みメモリセル11か
らデータを読み出す場合と同様の効果が得られることは
言うまでもない。
において、メモリセル12にデータを書き込みメモリセ
ル12からデータを読み出す場合には、ビット線BLA
2が第1の信号線として、ビット線BLA1が第2の信
号線として、ダミーセルキャパシタC22が第1の強誘
電体キャパシタとして、ダミーセルキャパシタC21が
第2の強誘電体キャパシタとして機能し、MOSトラン
ジスタT22と書き込み用ダミーワード線DWWとセル
プレート線CPAとにより第1の書き込み手段が構成さ
れ、MOSトランジスタT21と書き込み用ダミーワー
ド線DWWとセルプレート線CPAとにより第2の書き
込み手段が構成され、MOSトランジスタT25,T2
6と読み出し用ダミーワード線DWR2とセルプレート
線CPAとにより読み出し手段が構成され、この場合に
もメモリセル11にデータを書き込みメモリセル11か
らデータを読み出す場合と同様の効果が得られることは
言うまでもない。
【0029】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によると、データの書き込み時に、メモリセ
ルキャパシタの容量の2分の1の容量の2つの強誘電体
キャパシタに、データ“1”に対応する上記メモリセル
キャパシタの蓄積電荷量の2分の1の蓄積電荷量の電荷
とデータ“0”に対応する上記メモリセルキャパシタの
蓄積電荷量の2分の1の蓄積電荷量の電荷とをそれぞれ
蓄積し、データの読み出し時に、上記2つの強誘電体キ
ャパシタに蓄積された電荷同士を合わせ、データ“1”
に対応する読み出し電位とデータ“0”に対応する読み
出し電位との和の2分の1の読み出し電位を基準電位と
して発生することができる。
体記憶装置によると、データの書き込み時に、メモリセ
ルキャパシタの容量の2分の1の容量の2つの強誘電体
キャパシタに、データ“1”に対応する上記メモリセル
キャパシタの蓄積電荷量の2分の1の蓄積電荷量の電荷
とデータ“0”に対応する上記メモリセルキャパシタの
蓄積電荷量の2分の1の蓄積電荷量の電荷とをそれぞれ
蓄積し、データの読み出し時に、上記2つの強誘電体キ
ャパシタに蓄積された電荷同士を合わせ、データ“1”
に対応する読み出し電位とデータ“0”に対応する読み
出し電位との和の2分の1の読み出し電位を基準電位と
して発生することができる。
【0030】また、2つの強誘電体キャパシタへの電荷
の蓄積に用いられる書き込み電位はメモリセルキャパシ
タへの電荷の蓄積に用いられる書き込み電位と同一のも
のであるため、上記2つの強誘電体キャパシタをダミー
セルキャパシタとして用いるとダミーセルへのデータの
再書き込みはメモリセルへのデータの再書き込み時に同
時に行うことができる。
の蓄積に用いられる書き込み電位はメモリセルキャパシ
タへの電荷の蓄積に用いられる書き込み電位と同一のも
のであるため、上記2つの強誘電体キャパシタをダミー
セルキャパシタとして用いるとダミーセルへのデータの
再書き込みはメモリセルへのデータの再書き込み時に同
時に行うことができる。
【0031】従って、本発明によると、特別なダミーセ
ルへのデータの再書き込み動作を行なうことなく正確で
安定した基準電位をビット線に供給することが可能であ
る。
ルへのデータの再書き込み動作を行なうことなく正確で
安定した基準電位をビット線に供給することが可能であ
る。
【図1】本発明の一実施例に係る半導体記憶装置を示す
回路図である。
回路図である。
【図2】上記実施例に係る半導体記憶装置の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図3】強誘電体に掛かる電圧と該強誘電体の自己分極
との関係を示す状態遷移図である。
との関係を示す状態遷移図である。
【図4】従来の半導体記憶装置を示す回路図である。
【図5】上記従来の半導体記憶装置の読み出し動作を示
すタイミングチャート図である。
すタイミングチャート図である。
10 半導体記憶装置 11,12 メモリセル 13 ダミーセル 15 センスアンプ BLA1,BLA2 ビット線 C11,C12 メモリセルキャパシタ C21,C22 ダミーセルキャパシタ CPA セルプレート線 DWR1,DWR2 読み出し用ダミーワード線 DWW 書き込み用ダミーワード線 T11,T12,T21〜T26 MOSトランジスタ WLA1,WLA2 ワード線
Claims (1)
- 【請求項1】 第1及び第2の書き込み電位のうちの一
の書き込み電位が印加される第1の信号線と、他の書き
込み電位が印加される第2の信号線と、強誘電体膜を持
つ所定容量のメモリセルキャパシタを有し上記第1の信
号線から第1の書き込み電位を受け取ると該第1の書き
込み電位に応じた第1の蓄積電荷量の電荷を上記メモリ
セルキャパシタに蓄積し該第1の蓄積電荷量に応じた第
1の読み出し電位を上記第1の信号線に供給する一方上
記第1の信号線から第2の書き込み電位を受け取ると該
第2の書き込み電位に応じた第2の蓄積電荷量の電荷を
上記メモリセルキャパシタに蓄積し該第2の蓄積電荷量
に応じた第2の読み出し電位を上記第1の信号線に供給
するメモリセルとを備えた半導体記憶装置であって、 それぞれが強誘電体膜を有し且つそれぞれの容量が上記
メモリセルキャパシタの容量の2分の1である第1及び
第2の強誘電体キャパシタと、 上記第1の信号線に印加された第1及び第2の書き込み
電位のうちの一の書き込み電位を上記第1の強誘電体キ
ャパシタに供給し、当該一の書き込み電位に応じて、上
記メモリセルキャパシタの第1及び第2の蓄積電荷量の
うちで当該一の書き込み電位に対応する一の蓄積電荷量
の2分の1の第3の蓄積電荷量の電荷を上記第1の強誘
電体キャパシタに蓄積する第1の書き込み手段と、 上記第2の信号線に印加された第1及び第2の書き込み
電位のうちの他の書き込み電位を上記第2の強誘電体キ
ャパシタに供給し、当該他の書き込み電位に応じて、上
記メモリセルキャパシタの第1及び第2の蓄積電荷量の
うちで当該他の書き込み電位に対応する他の蓄積電荷量
の2分の1の第4の蓄積電荷量の電荷を上記第2の強誘
電体キャパシタに蓄積する第2の書き込み手段と、 上記第1及び第2の強誘電体キャパシタにそれぞれ蓄積
された上記第3及び第4の蓄積電荷量の電荷同士を合わ
せ、上記第1の読み出し電位と第2の読み出し電位との
和の2分の1の第3の読み出し電位を上記第2の信号線
に供給する読み出し手段とを備えていることを特徴とす
る半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01530293A JP3193972B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01530293A JP3193972B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06232361A true JPH06232361A (ja) | 1994-08-19 |
JP3193972B2 JP3193972B2 (ja) | 2001-07-30 |
Family
ID=11885020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01530293A Expired - Fee Related JP3193972B2 (ja) | 1993-02-02 | 1993-02-02 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3193972B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0702372A3 (en) * | 1994-09-16 | 1996-06-12 | Ramtron Int Corp | Voltage reference for ferroelectric memory of the IT / IC type |
WO1997036300A1 (fr) * | 1996-03-25 | 1997-10-02 | Matsushita Electronics Corporation | Unite de memoire ferroelectrique |
KR100353553B1 (ko) * | 2000-09-04 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 레이아웃 |
-
1993
- 1993-02-02 JP JP01530293A patent/JP3193972B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0702372A3 (en) * | 1994-09-16 | 1996-06-12 | Ramtron Int Corp | Voltage reference for ferroelectric memory of the IT / IC type |
US5822237A (en) * | 1994-09-16 | 1998-10-13 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
WO1997036300A1 (fr) * | 1996-03-25 | 1997-10-02 | Matsushita Electronics Corporation | Unite de memoire ferroelectrique |
US5969979A (en) * | 1996-03-25 | 1999-10-19 | Matsushita Electronics Corporation | Ferroelectric memory device |
KR100353553B1 (ko) * | 2000-09-04 | 2002-09-27 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 레이아웃 |
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Publication number | Publication date |
---|---|
JP3193972B2 (ja) | 2001-07-30 |
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