JPH06232361A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 特別なダミーセルへのデータの再書き込み動
作を行なうことなく正確で安定した基準電位をビット線
に供給する。 【構成】 データの書き込み時に、Ｈｉｇｈレベル，Ｌ
ｏｗレベルの電位がそれぞれ印加されたビット線ＢＬＡ
１，ＢＬＡ２と、強誘電体膜を持ち且つ容量がメモリセ
ルキャパシタＣ１１の容量の２分の１であるダミーセル
キャパシタＣ２１，Ｃ２２とが、ＭＯＳトランジスタＴ
２１，Ｔ２２のそれぞれを介してそれぞれ接続され、ダ
ミーセルキャパシタＣ２１，Ｃ２２に電荷がそれぞれ蓄
積される。データの読み出し時に、ダミーセルキャパシ
タＣ２１，Ｃ２２とビット線ＢＬＡ２とがＭＯＳトラン
ジスタＴ２３，Ｔ２４を介して接続され、データ“１”
に対応する読み出し電位とデータ“０”に対応する読み
出し電位との和の２分の１の読み出し電位が基準電位と
してビット線ＢＬＡ２に供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体膜を有するキ
ャパシタを備えた半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来、半導体記憶装置においては、その
内部に形成されたキャパシタに電荷を蓄積しその電荷の
有無によりデータを記憶する方式の装置が主に用いられ
ている。このような半導体記憶装置は一般にダイナミッ
ク方式メモリ（ＤＲＡＭ）と呼ばれそのキャパシタの絶
縁膜としてはシリコン酸化膜が用いられてきたが、近
年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜
として用いることによりデータの記憶の不揮発性を実現
しようとする半導体記憶装置が知られている。

【０００３】図３は強誘電体に掛かる電圧と該強誘電体
の自己分極との関係を示しており、図３に示すように、
強誘電体の分極状態の遷移はヒステリシス特性を示し、
強誘電体に掛かる電圧が零となった際にも強誘電体には
残留分極Ｐｒが残る。このような強誘電体からなる強誘
電体膜を半導体記憶装置のキャパシタの絶縁膜として用
いることにより、電源が外された後もキャパシタにデー
タを保持することが可能となり、データの記憶の不揮発
性を実現することができる。

【０００４】以下、強誘電体膜を有するキャパシタを備
えた従来の半導体記憶装置を図面に基づいて説明する。

【０００５】初めに、上記従来の半導体記憶装置の構成
を説明する。

【０００６】図４は上記従来の半導体記憶装置５０を示
す回路図であり、図４において、半導体記憶装置５０
は、１ビットのデータを記憶するメモリセル５１，５２
と、ダミーセル５３，５４と、センスアンプ５５と、メ
モリセル５１，５２にデータをそれぞれ書き込みメモリ
セル５１，５２からデータをそれぞれ読み出すためのビ
ット線ＢＬＢ１，ＢＬＢ２と、メモリセル５１，５２を
それぞれ選択するためのワード線ＷＬＢ１，ＷＬＢ２
と、セルプレート線ＣＰＢと、ダミーワード線ＤＷＬ
１，ＤＷＬ２とを備えている。メモリセル５１，５２は
強誘電体膜を持つメモリセルキャパシタＣ５１，Ｃ５２
とＭＯＳトランジスタＴ５１，Ｔ５２とをそれぞれ有し
ており、同様に、ダミーセル５３，５４は強誘電体膜を
持つダミーセルキャパシタＣ５３，Ｃ５４とＭＯＳトラ
ンジスタＴ５３，Ｔ５４とをそれぞれ有しており、メモ
リセルキャパシタＣ５１，Ｃ５２及びダミーセルキャパ
シタＣ５３，Ｃ５４のそれぞれの一電極はセルプレート
線ＣＰＢと接続されており、ＭＯＳトランジスタＴ５
１，Ｔ５２はメモリセルキャパシタＣ５１，Ｃ５２とビ
ット線ＢＬＢ１，ＢＬＢ２とを選択時にそれぞれ接続
し、ＭＯＳトランジスタＴ５３，Ｔ５４はダミーセルキ
ャパシタＣ５３，Ｃ５４とビット線ＢＬＢ２，ＢＬＢ１
とを選択時にそれぞれ接続する。

【０００７】次に、以上のような半導体記憶装置５０の
書き込み動作を説明する。例えば、メモリセル５１にデ
ータ“１”を書き込む場合には、まず、ビット線ＢＬＢ
１にＨｉｇｈレベルの電位が印加され、ワード線ＷＬＢ
１にＨｉｇｈレベルの電位が印加され、セルプレート線
ＣＰＢにＬｏｗレベルの電位が印加されることにより、
メモリセルキャパシタＣ５１に正の電圧が掛かりメモリ
セルキャパシタＣ５１の分極状態が図３の状態Ｓ１とな
る。次に、セルプレートＣＰＢに印加される電位がＨｉ
ｇｈレベルに遷移することにより、メモリセルキャパシ
タＣ５１に掛かる電圧は零となり、メモリセルキャパシ
タＣ５１の分極状態は図３の状態Ｓ２に遷移する。次
に、セルプレート線ＣＰＢ、ワード線ＷＬＢ１、ビット
線ＢＬＢ１の順に印加される電位がＬｏｗレベルに戻る
ことにより、メモリセルキャパシタＣ５１の分極状態は
図３の状態Ｓ２に留まる。このようにして、メモリセル
５１にデータ“１”が書き込まれ、メモリセルキャパシ
タＣ５１の分極状態は電源を外しても変化することなく
保持される。

【０００８】また、メモリセル５１にデータ“０”を書
き込む場合には、まず、ビット線ＢＬＢ１にＬｏｗレベ
ルの電位が印加され、ワード線ＷＬＢ１にＨｉｇｈレベ
ルの電位が印加され、セルプレート線ＣＰＢにＬｏｗレ
ベルの電位が印加される。そして、セルプレート線ＣＰ
Ｂに印加される電位がＨｉｇｈレベルに遷移することに
よりメモリセルキャパシタＣ５１には負の電圧が掛か
り、メモリセルキャパシタＣ５１の分極状態は図３の状
態Ｓ３となる。次に、セルプレート線ＣＰＢ、ワード線
ＷＬＢ１の順に印加される電位がＬｏｗレベルに戻るこ
とにより、メモリセルキャパシタＣ５１の分極状態は図
３の状態Ｓ４となり、メモリセル５１にデータ“０”が
書き込まれる。メモリセルキャパシタＣ５１の分極状態
はデータ“１”が書き込まれた場合と同様に電源を外し
ても変化することなく保持される。

【０００９】次に、半導体記憶装置５０の読み出し動作
を説明する。まず、読み出し動作に先立ってビット線Ｂ
ＬＢ１，ＢＬＢ２にＬｏｗレベルの電位が印加される。
そして、ワード線ＷＬＢ１にＨｉｇｈレベルの電位が印
加されることによりＭＯＳトランジスタＴ５１がＯＮ状
態となり、ビット線ＢＬＢ１とメモリセルキャパシタＣ
５１とが接続される。このとき、メモリセルキャパシタ
Ｃ５１に掛かる電圧は零であり、メモリセルキャパシタ
Ｃ５１の分極状態は予め設定された図３の状態Ｓ２また
はＳ４に保持されている。次に、セルプレート線ＣＰＢ
に印加される電位をＨｉｇｈレベルに変化させることに
より、メモリセルキャパシタＣ５１には負の電圧が掛か
りメモリセルキャパシタＣ５１の分極状態は図３の状態
Ｓ２またはＳ４から状態Ｓ３に遷移する。このとき、ビ
ット線ＢＬＢ１に表われる電位はメモリセル５１に予め
書き込まれたデータによって異なり、メモリセル５１に
データ“１”が書き込まれていた場合には、メモリセル
キャパシタＣ５１の分極状態は図３の状態Ｓ２から状態
Ｓ３に遷移し、メモリセルキャパシタＣ５１から放出さ
れる電荷量は相対的に大きく、ビット線ＢＬＢ１の電位
は図５に示すような高い読み出し電位Ｌ１となる。一
方、メモリセル５１にデータ“０”が書き込まれていた
場合には、メモリセルキャパシタＣ５１の分極状態は図
３の状態Ｓ４から状態Ｓ３に遷移し、メモリセルキャパ
シタＣ５１から放出される電荷量はデータ“１”が書き
込まれていた場合に比較して小さく、ビット線ＢＬＢ１
の電位は図５に示すような低い読み出し電位Ｌ２とな
る。そして、センスアンプ５５が上記読み出し電位Ｌ１
またはＬ２を受け取りデータが“１”であるか“０”で
あるかを判定する。

【００１０】

【発明が解決しようとする課題】ところで、センスアン
プがビット線の読み出し電位により読み出したデータが
“１”であるか“０”であるかを判定するためには基準
となる基準電位Ｌ３が必要であり、該基準電位Ｌ３は、
図５に示すように、読み出し電位Ｌ１とＬ２との中間電
位であることが望ましい。上記従来の半導体記憶装置に
おいては、データの読み出し時にダミーワード線とダミ
ーセルとによりビット線に基準電位Ｌ３が供給される。
このとき、ダミーセルのダミーセルキャパシタには、ダ
ミーセルからビット線に基準電位Ｌ３が供給されるよう
に所定の蓄積電荷量の電荷がプリチャージされている必
要がある。

【００１１】ところが、上記従来の半導体記憶装置にお
いては、強誘電体膜を有するダミーセルキャパシタが用
いられているため、ダミーセルキャパシタに掛かる電圧
と蓄積電荷量とは線形関係にないので、ダミーセルキャ
パシタに所定の蓄積電荷量の電荷をプリチャージするこ
とが困難であるという問題がある。また、データの読み
出し動作は破壊読み出しであるため、データを読み出し
た後に同一のデータを再書き込みする必要がある。ここ
で、ダミーセルにはデータ“１”及び“０”とは別の所
定のデータを書き込む必要があるので、メモリセルへの
データの再書き込み動作とは別にダミーセルへのデータ
の再書き込み動作がデータの読み出し動作の後に毎回必
要となる。

【００１２】本発明は上記に鑑みなされたものであっ
て、特別なダミーセルへのデータの再書き込み動作を行
なうことなく正確で安定した基準電位をビット線に供給
することを目的とする。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、データの書き込み時に、メモリセルキャ
パシタの容量の２分の１の容量の２つの強誘電体キャパ
シタに、データ“１”に対応する上記メモリセルキャパ
シタの蓄積電荷量の２分の１の蓄積電荷量の電荷とデー
タ“０”に対応する上記メモリセルキャパシタの蓄積電
荷量の２分の１の蓄積電荷量の電荷とをそれぞれ蓄積
し、データの読み出し時に、上記２つの強誘電体キャパ
シタに蓄積された電荷同士を合わせ、データ“１”に対
応する読み出し電位とデータ“０”に対応する読み出し
電位との和の２分の１の読み出し電位を基準電位として
発生するものである。

【００１４】具体的に本発明が講じた解決手段は、第１
及び第２の書き込み電位のうちの一の書き込み電位が印
加される第１の信号線と、他の書き込み電位が印加され
る第２の信号線と、強誘電体膜を持つ所定容量のメモリ
セルキャパシタを有し上記第１の信号線から第１の書き
込み電位を受け取ると該第１の書き込み電位に応じた第
１の蓄積電荷量の電荷を上記メモリセルキャパシタに蓄
積し該第１の蓄積電荷量に応じた第１の読み出し電位を
上記第１の信号線に供給する一方上記第１の信号線から
第２の書き込み電位を受け取ると該第２の書き込み電位
に応じた第２の蓄積電荷量の電荷を上記メモリセルキャ
パシタに蓄積し該第２の蓄積電荷量に応じた第２の読み
出し電位を上記第１の信号線に供給するメモリセルとを
備えた半導体記憶装置を対象とし、それぞれが強誘電体
膜を有し且つそれぞれの容量が上記メモリセルキャパシ
タの容量の２分の１である第１及び第２の強誘電体キャ
パシタと、上記第１の信号線に印加された第１及び第２
の書き込み電位のうちの一の書き込み電位を上記第１の
強誘電体キャパシタに供給し、当該一の書き込み電位に
応じて、上記メモリセルキャパシタの第１及び第２の蓄
積電荷量のうちで当該一の書き込み電位に対応する一の
蓄積電荷量の２分の１の第３の蓄積電荷量の電荷を上記
第１の強誘電体キャパシタに蓄積する第１の書き込み手
段と、上記第２の信号線に印加された第１及び第２の書
き込み電位のうちの他の書き込み電位を上記第２の強誘
電体キャパシタに供給し、当該他の書き込み電位に応じ
て、上記メモリセルキャパシタの第１及び第２の蓄積電
荷量のうちで当該他の書き込み電位に対応する他の蓄積
電荷量の２分の１の第４の蓄積電荷量の電荷を上記第２
の強誘電体キャパシタに蓄積する第２の書き込み手段
と、上記第１及び第２の強誘電体キャパシタにそれぞれ
蓄積された上記第３及び第４の蓄積電荷量の電荷同士を
合わせ、上記第１の読み出し電位と第２の読み出し電位
との和の２分の１の第３の読み出し電位を上記第２の信
号線に供給する読み出し手段とを備えている構成とする
ものである。

【００１５】

【作用】上記の構成により、メモリセルにデータを書き
込む場合において、第１の信号線にはデータ“１”及び
“０”のうちの一のデータに対応する一の書き込み電位
が印加される一方、第２の信号線にはデータ“１”及び
“０”のうちの他のデータに対応する他の書き込み電位
が印加される。そして、第１の書き込み手段が上記一の
書き込み電位を第１の強誘電体キャパシタに供給し第２
の書き込み手段が上記他の書き込み電位を第２の強誘電
体キャパシタに供給する。これにより、第１及び第２の
強誘電体キャパシタの容量は共にメモリセルキャパシタ
の容量の２分の１であるため、第１の強誘電体キャパシ
タには上記一の書き込み電位に応じて上記一のデータに
対応するメモリセルキャパシタの一の蓄積電荷量の２分
の１の蓄積電荷量の電荷が蓄積される一方、第２の強誘
電体キャパシタには上記他の書き込み電位に応じて上記
他のデータに対応するメモリセルキャパシタの他の蓄積
電荷量の２分の１の蓄積電荷量の電荷が蓄積される。

【００１６】次に、メモリセルからデータを読み出す場
合において、読み出し手段が第１及び第２の強誘電体キ
ャパシタに蓄積された電荷同士を合わせる。ここで、合
わせられた電荷の電荷量は、上記一のデータに対応する
メモリセルキャパシタの一の蓄積電荷量と上記他のデー
タに対応するメモリセルキャパシタの他の蓄積電荷量と
の和の２分の１となる。従って、上記一のデータに対応
する一の読み出し電位と上記他のデータに対応する他の
読み出し電位との和の２分の１の読み出し電位を得るこ
とが可能であり、該読み出し電位は、データ“１”に対
応する読み出し電位とデータ“０”に対応する読み出し
電位との中間電位であり、正確で安定した基準電位とし
て用いることができる。

【００１７】また、第１及び第２の強誘電体キャパシタ
への電荷の蓄積に用いられる書き込み電位はメモリセル
キャパシタへの電荷の蓄積に用いられる書き込み電位と
同一のものであるため、第１及び第２の強誘電体キャパ
シタをダミーセルキャパシタとして用いるとダミーセル
へのデータの再書き込みはメモリセルへのデータの再書
き込み時に同時に行うことができ特別なダミーセルへの
データの再書き込み動作を行なう必要がない。

【００１８】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００１９】初めに、上記実施例に係る半導体記憶装置
の構成を説明する。

【００２０】図１は上記実施例に係る半導体記憶装置１
０を示す回路図であり、図１において、半導体記憶装置
１０は、１ビットのデータを記憶するメモリセル１１，
１２と、ダミーセル１３と、センスアンプ１５と、メモ
リセル１１，１２にデータをそれぞれ書き込みメモリセ
ル１１，１２からデータをそれぞれ読み出すためのビッ
ト線ＢＬＡ１，ＢＬＡ２と、メモリセル１１，１２をそ
れぞれ選択するためのワード線ＷＬＡ１，ＷＬＡ２と、
セルプレート線ＣＰＡと、書き込み用ダミーワード線Ｄ
ＷＷと、読み出し用ダミーワード線ＤＷＲ１，ＤＷＲ２
とを備えている。メモリセル１１，１２は強誘電体膜を
持つ所定容量のメモリセルキャパシタＣ１１，Ｃ１２と
ＭＯＳトランジスタＴ１１，Ｔ１２とをそれぞれ有して
おり、ダミーセル１３はそれぞれが強誘電体膜を持ち且
つそれぞれの容量が上記メモリセルキャパシタの容量の
２分の１であるダミーセルキャパシタＣ２１，Ｃ２２と
ＭＯＳトランジスタＴ２１，Ｔ２２，Ｔ２３，Ｔ２４，
Ｔ２５，Ｔ２６とを有しており、メモリセルキャパシタ
Ｃ１１，Ｃ１２及びダミーセルキャパシタＣ２１，Ｃ２
２のそれぞれの一電極はセルプレート線ＣＰＡと接続さ
れており、ＭＯＳトランジスタＴ１１，Ｔ１２はメモリ
セルキャパシタＣ１１，Ｃ１２とビット線ＢＬＡ１，Ｂ
ＬＡ２とを選択時にそれぞれ接続し、ＭＯＳトランジス
タＴ２１，Ｔ２２はダミーセルキャパシタＣ２１，Ｃ２
２とビット線ＢＬＡ１，ＢＬＡ２とを選択時にそれぞれ
接続し、ＭＯＳトランジスタＴ２３，Ｔ２４はダミーセ
ルキャパシタＣ２１，Ｃ２２とビット線ＢＬＡ２とを選
択時に接続し、ＭＯＳトランジスタＴ２５，Ｔ２６はダ
ミーセルキャパシタＣ２１，Ｃ２２とビット線ＢＬＡ１
とを選択時に接続する。

【００２１】次に、メモリセル１１にデータを書き込み
メモリセル１１からデータを読み出す場合の半導体記憶
装置１０の動作を図２を参照しながら説明する。なお、
この場合には、半導体記憶装置１０において、ビット線
ＢＬＡ１が第１の信号線として、ビット線ＢＬＡ２が第
２の信号線として、ダミーセルキャパシタＣ２１が第１
の強誘電体キャパシタとして、ダミーセルキャパシタＣ
２２が第２の強誘電体キャパシタとして機能する。ま
た、ＭＯＳトランジスタＴ２１と書き込み用ダミーワー
ド線ＤＷＷとセルプレート線ＣＰＡとにより第１の書き
込み手段が構成され、ＭＯＳトランジスタＴ２２と書き
込み用ダミーワード線ＤＷＷとセルプレート線ＣＰＡと
により第２の書き込み手段が構成され、ＭＯＳトランジ
スタＴ２３，Ｔ２４と読み出し用ダミーワード線ＤＷＲ
１とセルプレート線ＣＰＡとにより読み出し手段が構成
される。

【００２２】まず、メモリセル１１にデータ“１”を書
き込む場合の半導体記憶装置１０の書き込み動作を説明
する。なお、メモリセル１１にデータ“０”を書き込む
場合の書き込み動作については説明を省略するがデータ
“１”を書き込む場合の書き込み動作と同様である。図
２に示すように、ビット線ＢＬＡ１にＨｉｇｈレベルの
電位が印加されると共にビット線ＢＬＡ２に該Ｈｉｇｈ
レベルの電位に対する相補信号となるＬｏｗレベルの電
位が印加される。その後、ワード線ＷＬＡ１にＨｉｇｈ
レベルの電位が印加されると同時に、書き込み用ダミー
ワード線ＤＷＷにＨｉｇｈレベルの電位が印加される。
その後、セルプレート線ＣＰＡにＨｉｇｈレベルのパル
ス電位が印加されることにより、メモリセル１１にデー
タ“１”が書き込まれると共にダミーセル１３に所定の
データが書き込まれる。このとき、ダミーセルキャパシ
タＣ２１，Ｃ２２はビット線ＢＬＡ１，ＢＬＡ２とそれ
ぞれ接続されるため、ダミーセルキャパシタＣ２１，Ｃ
２２は図３の状態Ｓ２，Ｓ４の分極状態にそれぞれ設定
される。しかし、ダミーセルキャパシタＣ２１，Ｃ２２
の容量はメモリセルの容量の２分の１であるため、ダミ
ーセルキャパシタＣ２１に蓄積される電荷の蓄積電荷量
はデータ“１”に対応してメモリセルに蓄積される電荷
の蓄積電荷量の半分であり、ダミーセルキャパシタＣ２
２に蓄積される電荷の蓄積電荷量はデータ“０”に対応
してメモリセルに蓄積される電荷の蓄積電荷量の半分で
ある。しかる後に、ワード線ＷＬＡ１，ビット線ＢＬＡ
１に印加される電位がＬｏｗレベルに戻り書き込み動作
が終了する。ダミーセル１３へのデータの書き込みは、
連続して書き込み動作が行われ読み出し動作が行われる
までに、ビット線ＢＬＡ１，ＢＬＡ２に相補信号が印加
されている間に少なくとも一度行なわれればよい。

【００２３】続いて、メモリセル１１からデータを読み
出す場合の半導体記憶装置１０の読み出し動作を説明す
る。図２に示すように、まず、読み出し動作に先立って
ビット線ＢＬＡ１にＬｏｗレベルの電位が印加される。
次に、ワード線ＷＬＡ１にＨｉｇｈレベルの電位が印加
されると共に読み出し用ダミーワード線ＷＤＲ１にＨｉ
ｇｈレベルの電位が印加される。その後、セルプレート
線ＣＰＡにＨｉｇｈレベルの電位が印加されることによ
り、メモリセル１１からデータが読み出されビット線Ｂ
ＬＡ１に読み出し電位Ｌ１またはＬ２が供給される。こ
のとき、ダミーセルキャパシタＣ２１及びＣ２２とビッ
ト線ＢＬＡ２とはＭＯＳトランジスタＴ２３及びＴ２４
により接続される。このため、ダミーセルキャパシタＣ
２１及びＣ２２は蓄積した電荷をＭＯＳトランジスタＴ
２３及びＴ２４を通じてビット線ＢＬＡ２に放出する。
これにより、ビット線ＢＬＡ２の電位が上昇する。電位
上昇に使われる電荷の電荷量は、データ“１”に対応す
るメモリセルの蓄積電荷量の２分の１の蓄積電荷量とデ
ータ“０”に対応するメモリセルの蓄積電荷量の２分の
１の蓄積電荷量との和の２分の１となり、ビット線ＢＬ
Ａ２の読み出し電位は、データ“１”に対応する読み出
し電位Ｌ１とデータ“０”に対応する読み出し電位Ｌ２
との中間電位となる。上記ビット線ＢＬＡ２の読み出し
電位を基準電位Ｌ３として用いて、センスアンプ１５に
よりメモリセル１１から読み出したデータが“１”であ
るか“０”であるかを判定しビット線ＢＬＡ１の読み出
し電位を増幅する。その後、読み出し用ダミーワード線
ＤＷＲ１に印加される電位がＬｏｗレベルに戻る。その
後、セルプレート線ＣＰＡ，ワード線ＷＬＡ１，ビット
線ＢＬＡ１の電位が順次Ｌｏｗレベルに戻ることにより
メモリセル１１にデータの再書き込みが行なわれる。ま
た、読み出し用ダミーワード線ＷＤＲ１に印加される電
位がＬｏｗレベルとなった後に、書き込み用ダミーワー
ド線ＤＷＷにＨｉｇｈレベルの電位が印加され、セルプ
レート線ＣＰＡの電位が立ち下がった後、書き込み用ダ
ミーワード線ＤＷＷの電位がワード線ＷＬＡ１の電位と
同時に立ち下がることによりダミーセル１３にもデータ
の再書き込みが行なわれる。

【００２４】以上のように、本実施例に係る半導体記憶
装置１０において、メモリセル１１に例えばデータ
“１”を書き込む場合には、ビット線ＢＬＡ１にはデー
タ“１”に対応するＨｉｇｈレベルの電位が印加される
一方、ビット線ＢＬＡ２にはデータ“０”に対応するＬ
ｏｗレベルの電位が印加される。そして、第１の書き込
み手段のＭＯＳトランジスタＴ２１を通じてビット線Ｂ
ＬＡ１のＨｉｇｈレベルの電位が第１の強誘電体キャパ
シタとしてのダミーセルキャパシタＣ２１に供給され、
第２の書き込み手段のＭＯＳトランジスタＴ２２を通じ
てビット線ＢＬＡ２のＬｏｗレベルの電位が第２の強誘
電体キャパシタとしてのダミーセルキャパシタＣ２２に
供給される。これにより、ダミーセルキャパシタＣ２
１，Ｃ２２の容量は共にメモリセルキャパシタの容量の
２分の１であるため、ダミーセルキャパシタＣ２１には
ビット線ＢＬＡ１のＨｉｇｈレベルの電位に応じてデー
タ“１”に対応するメモリセルキャパシタの蓄積電荷量
の２分の１の蓄積電荷量の電荷が蓄積される一方、ダミ
ーセルキャパシタＣ２２にはビット線ＢＬＡ２のＬｏｗ
レベルの電位に応じてデータ“０”に対応するメモリセ
ルキャパシタの蓄積電荷量の２分の１の蓄積電荷量の電
荷が蓄積される。同様にして、メモリセル１１にデータ
“０”を書き込む場合には、ダミーセルキャパシタＣ２
１にはデータ“０”に対応するメモリセルキャパシタの
蓄積電荷量の２分の１の蓄積電荷量の電荷が蓄積される
一方、ダミーセルキャパシタＣ２２にはデータ“１”に
対応するメモリセルキャパシタの蓄積電荷量の２分の１
の蓄積電荷量の電荷が蓄積される。

【００２５】次に、メモリセル１１からデータを読み出
す場合には、ＭＯＳトランジスタ２３，２４と読み出し
用ダミーワード線ＤＷＲ１とセルプレート線ＣＰＡとに
より構成される読み出し手段がダミーセルキャパシタＣ
２１，Ｃ２２にそれぞれ蓄積された電荷同士を合わせ
る。ここで、合わせられた電荷の電荷量は、データ
“１”に対応するメモリセルキャパシタの蓄積電荷量と
データ“０”に対応するメモリセルキャパシタの蓄積電
荷量との和の２分の１となる。

【００２６】従って、上記データ“１”に対応する読み
出し電位Ｌ１とデータ“０”に対応する読み出し電位Ｌ
２との中間電位を得ることが可能であり、該中間電位は
正確で安定した基準電位として用いることができる。

【００２７】また、ダミーセルキャパシタＣ２１，Ｃ２
２への電荷の蓄積に用いられるビット線の電位はメモリ
セルキャパシタへの電荷の蓄積に用いられるビット線の
電位と同一のものであるため、ダミーセル１３へのデー
タの再書き込みはメモリセルへのデータの再書き込み時
に同時に行うことができ特別なダミーセルへのデータの
再書き込み動作を行なう必要がない。

【００２８】なお、本実施例に係る半導体記憶装置１０
において、メモリセル１２にデータを書き込みメモリセ
ル１２からデータを読み出す場合には、ビット線ＢＬＡ
２が第１の信号線として、ビット線ＢＬＡ１が第２の信
号線として、ダミーセルキャパシタＣ２２が第１の強誘
電体キャパシタとして、ダミーセルキャパシタＣ２１が
第２の強誘電体キャパシタとして機能し、ＭＯＳトラン
ジスタＴ２２と書き込み用ダミーワード線ＤＷＷとセル
プレート線ＣＰＡとにより第１の書き込み手段が構成さ
れ、ＭＯＳトランジスタＴ２１と書き込み用ダミーワー
ド線ＤＷＷとセルプレート線ＣＰＡとにより第２の書き
込み手段が構成され、ＭＯＳトランジスタＴ２５，Ｔ２
６と読み出し用ダミーワード線ＤＷＲ２とセルプレート
線ＣＰＡとにより読み出し手段が構成され、この場合に
もメモリセル１１にデータを書き込みメモリセル１１か
らデータを読み出す場合と同様の効果が得られることは
言うまでもない。

【００２９】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によると、データの書き込み時に、メモリセ
ルキャパシタの容量の２分の１の容量の２つの強誘電体
キャパシタに、データ“１”に対応する上記メモリセル
キャパシタの蓄積電荷量の２分の１の蓄積電荷量の電荷
とデータ“０”に対応する上記メモリセルキャパシタの
蓄積電荷量の２分の１の蓄積電荷量の電荷とをそれぞれ
蓄積し、データの読み出し時に、上記２つの強誘電体キ
ャパシタに蓄積された電荷同士を合わせ、データ“１”
に対応する読み出し電位とデータ“０”に対応する読み
出し電位との和の２分の１の読み出し電位を基準電位と
して発生することができる。

【００３０】また、２つの強誘電体キャパシタへの電荷
の蓄積に用いられる書き込み電位はメモリセルキャパシ
タへの電荷の蓄積に用いられる書き込み電位と同一のも
のであるため、上記２つの強誘電体キャパシタをダミー
セルキャパシタとして用いるとダミーセルへのデータの
再書き込みはメモリセルへのデータの再書き込み時に同
時に行うことができる。

【００３１】従って、本発明によると、特別なダミーセ
ルへのデータの再書き込み動作を行なうことなく正確で
安定した基準電位をビット線に供給することが可能であ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体記憶装置を示す
回路図である。

【図２】上記実施例に係る半導体記憶装置の動作を示す
タイミングチャート図である。

【図３】強誘電体に掛かる電圧と該強誘電体の自己分極
との関係を示す状態遷移図である。

【図４】従来の半導体記憶装置を示す回路図である。

【図５】上記従来の半導体記憶装置の読み出し動作を示
すタイミングチャート図である。

【符号の説明】

１０ 半導体記憶装置 １１，１２ メモリセル １３ ダミーセル １５ センスアンプ ＢＬＡ１，ＢＬＡ２ ビット線 Ｃ１１，Ｃ１２ メモリセルキャパシタ Ｃ２１，Ｃ２２ ダミーセルキャパシタ ＣＰＡ セルプレート線 ＤＷＲ１，ＤＷＲ２ 読み出し用ダミーワード線 ＤＷＷ 書き込み用ダミーワード線 Ｔ１１，Ｔ１２，Ｔ２１〜Ｔ２６ ＭＯＳトランジスタ ＷＬＡ１，ＷＬＡ２ ワード線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の書き込み電位のうちの一
   の書き込み電位が印加される第１の信号線と、他の書き
   込み電位が印加される第２の信号線と、強誘電体膜を持
   つ所定容量のメモリセルキャパシタを有し上記第１の信
   号線から第１の書き込み電位を受け取ると該第１の書き
   込み電位に応じた第１の蓄積電荷量の電荷を上記メモリ
   セルキャパシタに蓄積し該第１の蓄積電荷量に応じた第
   １の読み出し電位を上記第１の信号線に供給する一方上
   記第１の信号線から第２の書き込み電位を受け取ると該
   第２の書き込み電位に応じた第２の蓄積電荷量の電荷を
   上記メモリセルキャパシタに蓄積し該第２の蓄積電荷量
   に応じた第２の読み出し電位を上記第１の信号線に供給
   するメモリセルとを備えた半導体記憶装置であって、 それぞれが強誘電体膜を有し且つそれぞれの容量が上記
   メモリセルキャパシタの容量の２分の１である第１及び
   第２の強誘電体キャパシタと、 上記第１の信号線に印加された第１及び第２の書き込み
   電位のうちの一の書き込み電位を上記第１の強誘電体キ
   ャパシタに供給し、当該一の書き込み電位に応じて、上
   記メモリセルキャパシタの第１及び第２の蓄積電荷量の
   うちで当該一の書き込み電位に対応する一の蓄積電荷量
   の２分の１の第３の蓄積電荷量の電荷を上記第１の強誘
   電体キャパシタに蓄積する第１の書き込み手段と、 上記第２の信号線に印加された第１及び第２の書き込み
   電位のうちの他の書き込み電位を上記第２の強誘電体キ
   ャパシタに供給し、当該他の書き込み電位に応じて、上
   記メモリセルキャパシタの第１及び第２の蓄積電荷量の
   うちで当該他の書き込み電位に対応する他の蓄積電荷量
   の２分の１の第４の蓄積電荷量の電荷を上記第２の強誘
   電体キャパシタに蓄積する第２の書き込み手段と、 上記第１及び第２の強誘電体キャパシタにそれぞれ蓄積
   された上記第３及び第４の蓄積電荷量の電荷同士を合わ
   せ、上記第１の読み出し電位と第２の読み出し電位との
   和の２分の１の第３の読み出し電位を上記第２の信号線
   に供給する読み出し手段とを備えていることを特徴とす
   る半導体記憶装置。