JPS6170638A - パリテイチエツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、２連符号データ転送の途中で誤りが生じたか
どうかを検出するパリティチェック回路の改良に関する
ものである。

〔発明の技術的背景とその問題点〕

２進符号のデータの転送中に誤ったデータにより処理さ
れることを防止する目的でパリティビットが付加される
。すなわち、データを転送する際データとして送られる
２連符号に対しさら（＝１ビットを付加しこの憾を適当
（＝定めることにより転送される２連符号に含まれる１
の数を常に偶数（または奇数）にして誤りが生じたかど
うかを検出するパリティチェック回路が用いられている
。

第３図は、従来のパリティチェック回路を示す溝成図で
ある。１はデータバスでデータの授受を行う双方向のバ
ス、２はメモリ回路でデータの、訃き込みおよび読み出
しが実行される多数のメモリ素子等により構成されてい
る。８は偶数（または奇６は転送したパリティピットと
転送されてきた）（リティビットのチェックを行うパリ
ティチェック回路である。

上記構成において、メモリ２への普き込みを行う場合、
データＤ０〜Ｄ、は、データバス１を経由してメモリ２
に転送されるがこのとき、パリティビット発生回路３に
より１ビツトのデータを生成し、３−ステートゲート４
のデー）Ｇｌ二メモリ書き込み信号ＭＷが与えられた時
にライトパリティデータＰＷとしてメモリ２に転送され
る。これら転送データＤ０〜Ｄ、、ＰＷの（ｌＩｉ：き
込まれるメモリ素子は、アドレスバス５を通るアドレス
信号入。

１　　〜人、により選択される。

また、メモリ２に重き込まれたデータの読み出しを行う
場合、読み出されるメモリ素子は、アドレスバス５を通
るアドレス信号Ａ０〜Ａ、、Ｃより選択される。メモリ
読み出し信号Ｍ几が与えられるとデータＤ。−Ｄｌは、
データバス１を経てパリティ発生回路８に転送され１ビ
ツトのリードパリティデータＰＲを発生し、ＰＦＬはパ
リティチェック回路６に人力される。同時にライトハリ
ティデータＰＷも読み出されパリティチェック回路６（
＝転送される。パリティチェック回路６はライトパリテ
ィデータＰＷとリードパリティデータＰＲの値を比較し
て、転送の正常、異常を示すパリティ出力ＰＴ（正常の
とき”０”、異常のとき”１”）を出力する。この場合
、アドレス信号入。〜Ａ、、ｌによりパリティチェック
を行なうメモリアドレス範囲のパ９ティチェック禁止／
許可の判別を行い、パリティチェック許可のアドレス範
囲内でありデータの授受を行う用意ができたことを示す
メモリ２からのレディ信号入Ｃがレディの条件のときパ
リティ出力ＰＴが出力される。

しかしながら、このような従来の構成では、パリティチ
ェック回路においてアドレス信号Ａ。−Ａ。

によりパリティチェックを実行するメモリアドレスの範
囲割りっけを行なうための論理回路が多くなりさらに論
理が複雑になり、またパリティチェックの一顎止／許可
のアドレス範囲が固定され、メモリ構成の変更等の融通
性がないという問題点があった。

〔発明の目的〕

本発明は上記問題点に鑑みてなされたもので、２連符号
を転送するとき、データに誤りが生じたかど９かを検出
するパリティチェック回路においてハリティチェック禁
止／許可回路な藺素化し、パリティチェックを行うアド
レスの割りつけもスイッチにより自在に行なえるように
し、パリティチェック回路の融通性を向上させ安価でし
かも信頼性の高いハリティチェック回路を提供すること
を目的とする。

〔発明の概要〕

本発明は上記目的を達成するためにデータの曹き込み及
び読み出しを行なう複数のメモリ素子から成るメモリ回
路と、前記データに応じた所定のパリティピットを生成
するパリティビット発生回路と、データを前記メモリに
書き込むとき曹込データにより生成したライトパリティ
デー・夕を書き込み、データの読み出しのとき読出デー
タにより生成したリードパリティデータと読み出された
前記ライトパリティデータを比較してデータ転送の正常
か異常かを判定するパリティチェック回路において、前
記メモリ回路の所定のアドレス領域毎（ニハリテイチェ
ックの禁止か許可を選択するスイッチと、該スイッチが
禁止の設定の場合（＝該アドレス領域毎定のときパリテ
ィチェックを禁止するためのインヒビット信号を発生す
るインヒビット回路を備え、前記インヒビット信号また
は、別途に外部から与えろねるパリティエネーブル１ｄ
号によりパリティチェックを禁止することにより作り易
く、しかもｉｌｌ！用し易い融通性二富んだパリティチ
ェック回路である。

〔発明の実施例〕

本発明のハリティチェック回路を第１図、第２図に示す
実施例を用いて説明する。；ａ　１　＋；ａにおいて、
［２はパリティインヒビット回路（後述）を有するメモ
リ回路、［６はパリティチェック禁止／許可の入力を有
するパリティチェック回路であり、他の第３図と同符号
のものは従来と同要素で構成している。

上記構成において、メモリ回路１２への書き込み動作は
、メモリ書き込み信号ＭＷにより従来の場合と同様；＝
ライトパリティデータＰＷとデータＤ０〜Ｄ、が書き込
まれる。また、メモリ回路１２からの読み出しの場合も
メモリ読み出し信号ＭＲ＋二よりライトパリティデータ
ＰＷとリードパリティデータＰＲがパリティチェック回
路１６に転送され従来と同様に動作する。パリティチェ
ック回路１６ではｐｗ、ｌ！：ｐａの値を比較して、転
送が正常か異常かを示すパリティ出力ＦＴを出力する。

また、パリティチェック回路１６はパリティエネーブル
信号ＰＥによりメモリ回路１２全体に対するパリティｌ
　　チェックの禁止／許可の制御を行う機能を持ち、さ
ら１ニメモリ回路１２の該当部読み出しの時のみ出力さ
れるインヒビット信号ＩＮＨによりパリティチェックが
禁止される機能を備えている。パリティエネーブル信号
ＰＫはソフトウェアの処理による制御信号である。パリ
ティチェックが禁止された場合パリティ出力ＰＴは、常
に′ＯＮ（転送正常）が出力され誤動作を防ぐっ 第２図はメモリ回路１２の内部に設けられるパリテイイ
ンヒピット回路の一例で、パリテイインヒビット信号の
発生はアドレス信号人。〜Ａ、　ｌニーより所定のアド
レス領域を指定するメモリ素子選択信号Ｃ８１，Ｃ，５
２，・・・を用いて行なわれる。すなわち、この信号Ｃ
８Ｉ、Ｃ８２と読み出し信号ＭＲの論理積で出力するア
ンド回路２１．２４を設け、その出力信号と該当メモリ
チップ毎Ｃ二設けられたパリティ禁止スイッチ８Ｗ１，
８Ｗ２の設定信号との論理積条件により出力するアンド
回路２２．２５を設け、こ−のアンド回路２２．２５の
出カニ；よりそれぞれの３−ステートゲ−）２３．２６
のゲー）Ｇを制御しハリテイインヒピット信号ＩＮＨが
、出力される構成となっている。上記構成によりパリテ
ィ禁止スイッチ８Ｗ１．８Ｗ２をメモリ素子構成に応じ
て設定して所定のアドレス領域のパリティチェックを禁
止することかできる。

〔発明の効果〕

以上説明したように本発明によればソフトウェアによる
メモリ全体、またはハードウェア（＝よるメモリの一部
に対するパリティチェック禁止／許可が容易に行なうこ
とができ、さらにパリティチェック禁止／許可のアドレ
ス指定もパリティ禁止スイッチにより自在に設定でき回
路が簡素化され標準化し易く融通性のある合理的なパリ
ティチェック回路が得られる。

【図面の簡単な説明】

第１図は本発明のハリティチェック回路の一実施例を示
す構成図、第２図は第１図のメモリ回路１２］内部（＝
有するパリティインヒビット回路の詳細図、第３図は従
来のパリティチェック回路図である。 １・・・データバス　　２，１２・・・メモリ回路３・
・・パリティピット発生回路 ４．２３．２６・・・３−ステートゲート５°°・アド
レスバス　６，１６・°・パリティチェック回路２１、
２２．２４．２５・・・アンド回路ＳＷＩ、＄Ｗ２・・
・パリティ禁止スイッチ（７８１７）代理人　弁理士　
則　近　憲　佑　（ほか１名）第１図 第２図

Claims (1)

【特許請求の範囲】
1. データの書き込み及び読み出しを行なう複数のメモリ素
   子から成るメモリ回路と、前記データに応じた所定のパ
   リテイビットを生成するパリテイビット発生回路と、デ
   ータを前記メモリに書き込むとき書込データにより生成
   したライトパリテイデータを書き込み、データの読み出
   しのとき読出データにより生成したリードパリテイデー
   タと読み出された前記ライトパリテイデータを比較して
   データ転送の正常か異常かを判定するパリテイチェック
   回路において、前記メモリ回路の所定のアドレス領域毎
   にパリテイチェックの禁止か許可を選択するスイッチと
   、該スイッチが禁止の設定の場合に該アドレス領域内の
   アドレス指定のときパリテイチェックを禁止するための
   インヒビット信号を発生するインヒビット回路を備え、
   前記インヒビット信号または、別途に外部から与えられ
   るパリテイエネーブル信号によりパリテイチェックを禁
   止することを特徴とするパリテイチェック回路。