JPH07160373A - 電源バックアップ装置 - Google Patents
電源バックアップ装置Info
- Publication number
- JPH07160373A JPH07160373A JP5312011A JP31201193A JPH07160373A JP H07160373 A JPH07160373 A JP H07160373A JP 5312011 A JP5312011 A JP 5312011A JP 31201193 A JP31201193 A JP 31201193A JP H07160373 A JPH07160373 A JP H07160373A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- backup
- voltage
- target element
- charging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 主電源から給電が行われている実動中におい
ても、バックアップ電源の健全性を確認できるようにし
たこと。 【構成】 バックアップ対象素子３に給電する主電源５
と、この主電源５により充電され該主電源の給電電圧の
低下時に前記バックアップ対象素子３に給電するバック
アップ電源６と、前記主電源５の給電時に前記バックア
ップ電源６の充電を中止する充電中止手段７と、充電中
止時に前記バックアップ電源６の給電電圧を検出する電
圧検出手段１０と、この電圧検出手段１０の検出電圧を
取り入れて前記バックアップ電源の健全性を判断する判
断手段１とを備えたこと。
ても、バックアップ電源の健全性を確認できるようにし
たこと。 【構成】 バックアップ対象素子３に給電する主電源５
と、この主電源５により充電され該主電源の給電電圧の
低下時に前記バックアップ対象素子３に給電するバック
アップ電源６と、前記主電源５の給電時に前記バックア
ップ電源６の充電を中止する充電中止手段７と、充電中
止時に前記バックアップ電源６の給電電圧を検出する電
圧検出手段１０と、この電圧検出手段１０の検出電圧を
取り入れて前記バックアップ電源の健全性を判断する判
断手段１とを備えたこと。
Description
【０００１】
【産業上の利用分野】この発明は例えばＤ−ＲＡＭ（ダ
イナミック・ランダム・メモリ）等の揮発性メモリに対
する電源バックアップ装置に関するものである。
イナミック・ランダム・メモリ）等の揮発性メモリに対
する電源バックアップ装置に関するものである。
【０００２】
【従来の技術】図６は例えば特開平４−１３４５４５号
公報に示された従来の電源バックアップ装置の回路構成
図であり、図６において、１１１は電子機器の制御部本
体を構成するＣＰＵであって、バスライン１１２を介し
てバックアップ対象素子であるＤ−ＲＡＭ１１３の他、
図示しないがプログラムデータ等が記憶されたＲＯＭ
（リード・オンリ・メモリ）や各種入出力機器のコント
ローラ等が接続されている。
公報に示された従来の電源バックアップ装置の回路構成
図であり、図６において、１１１は電子機器の制御部本
体を構成するＣＰＵであって、バスライン１１２を介し
てバックアップ対象素子であるＤ−ＲＡＭ１１３の他、
図示しないがプログラムデータ等が記憶されたＲＯＭ
（リード・オンリ・メモリ）や各種入出力機器のコント
ローラ等が接続されている。
【０００３】そして、上記ＣＰＵ１１１の出力ポートＯ
ｐは、抵抗ｒ１０１を介してＮＰＮ型トランジスタ（以
下、第１のトランジスタと称する）１１４のベースに接
続されている。上記第１のトランジスタ１１４のエミッ
タは接地されており、コレクタは抵抗ｒ１０２を介して
ＰＮＰ型トランジスタ（以下、第２のトランジスタと称
する）１１５のベースに接続されている。また、第１の
トランジスタ１１４及び第２のトランジスタ１１５のベ
ース・エミッタ間にはそれぞれ抵抗ｒ１０３，ｒ１０４
が介在されている。
ｐは、抵抗ｒ１０１を介してＮＰＮ型トランジスタ（以
下、第１のトランジスタと称する）１１４のベースに接
続されている。上記第１のトランジスタ１１４のエミッ
タは接地されており、コレクタは抵抗ｒ１０２を介して
ＰＮＰ型トランジスタ（以下、第２のトランジスタと称
する）１１５のベースに接続されている。また、第１の
トランジスタ１１４及び第２のトランジスタ１１５のベ
ース・エミッタ間にはそれぞれ抵抗ｒ１０３，ｒ１０４
が介在されている。
【０００４】上記第２のトランジスタ１１５のエミッタ
は逆流防止用ダイオード１１６を介して主電源の＋５Ｖ
端子に接続されており、コレクタは電圧安定化回路１１
７の入力側に接続されている。
は逆流防止用ダイオード１１６を介して主電源の＋５Ｖ
端子に接続されており、コレクタは電圧安定化回路１１
７の入力側に接続されている。
【０００５】上記電圧安定化回路１１７の出力側は、前
記Ｄ−ＲＡＭ１１３の電源端子Ｖｃに接続されている。
また、入力側には充電抵抗１１８を介してバックアップ
用バッテリ１１９が接続されている。ここに、前記第
１，第２のトランジスタ１１４，１１５、ダイオード１
１６及び各抵抗ｒ１０１〜ｒ１０４によって、上記バッ
テリ１１９への充電開始タイミングを遅らせる充電開始
制御用リレー回路１２０が構成される。
記Ｄ−ＲＡＭ１１３の電源端子Ｖｃに接続されている。
また、入力側には充電抵抗１１８を介してバックアップ
用バッテリ１１９が接続されている。ここに、前記第
１，第２のトランジスタ１１４，１１５、ダイオード１
１６及び各抵抗ｒ１０１〜ｒ１０４によって、上記バッ
テリ１１９への充電開始タイミングを遅らせる充電開始
制御用リレー回路１２０が構成される。
【０００６】一方、前記ＣＰＵ１１１の入力ポートＩｐ
には、抵抗ｒ１０５を介して主電源の＋５Ｖ端子が接続
されるとともに、コンパレータ１２１の出力端子が接続
されている。上記コンパレータ１２１の反転入力端子
（−）には抵抗ｒ１０６を介して前記バッテリ１１９と
充電抵抗１１８との接続点ｐ２が接続されており、非反
転入力端子（＋）には主電源の＋５Ｖ端子と接地間とに
介在された直列抵抗ｒ１０７，ｒ１０８の接続点ｐ１が
接続されている。ここに、上記コンパレータ１２１及び
各抵抗ｒ１０５，ｒ１０６，ｒ１０７，ｒ１０８によっ
て、前記バッテリ１１９の電圧レベルが直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルよりも高いか低
いかを検出する電圧レベル検出回路１２２が構成され
る。
には、抵抗ｒ１０５を介して主電源の＋５Ｖ端子が接続
されるとともに、コンパレータ１２１の出力端子が接続
されている。上記コンパレータ１２１の反転入力端子
（−）には抵抗ｒ１０６を介して前記バッテリ１１９と
充電抵抗１１８との接続点ｐ２が接続されており、非反
転入力端子（＋）には主電源の＋５Ｖ端子と接地間とに
介在された直列抵抗ｒ１０７，ｒ１０８の接続点ｐ１が
接続されている。ここに、上記コンパレータ１２１及び
各抵抗ｒ１０５，ｒ１０６，ｒ１０７，ｒ１０８によっ
て、前記バッテリ１１９の電圧レベルが直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルよりも高いか低
いかを検出する電圧レベル検出回路１２２が構成され
る。
【０００７】次に、上記の如く構成された従来装置の動
作について説明する。先ず、主電源がオフするとダイオ
ード１１６及び第２のトランジスタ１１５を介して供給
されていた＋５Ｖ電圧がなくなり、バッテリ１１９の電
圧よりも充電抵抗１１８の一端ａの電圧が低くなる。そ
の結果、該バッテリ１１９の放電が開始され、放電電流
が上記充電抵抗１１８を介して安定化回路１１７に流れ
る。これにより、Ｄ−ＲＡＭ１１３の電源端子Ｖｃに対
してバックアップ電圧が供給されて、Ｄ−ＲＡＭ１１３
のメモリ内容が保持される。
作について説明する。先ず、主電源がオフするとダイオ
ード１１６及び第２のトランジスタ１１５を介して供給
されていた＋５Ｖ電圧がなくなり、バッテリ１１９の電
圧よりも充電抵抗１１８の一端ａの電圧が低くなる。そ
の結果、該バッテリ１１９の放電が開始され、放電電流
が上記充電抵抗１１８を介して安定化回路１１７に流れ
る。これにより、Ｄ−ＲＡＭ１１３の電源端子Ｖｃに対
してバックアップ電圧が供給されて、Ｄ−ＲＡＭ１１３
のメモリ内容が保持される。
【０００８】次に、図７（ａ），（ｂ）において時点ｔ
０にて主電源がオンし、時点ｔ１にてＣＰＵ１１１に＋
５Ｖ電圧が供給されると当該ＣＰＵ１１１が起動し、予
め設定されたプログラムに基づいて処理を実行する。す
なわち、先ず入力ポートＩｐへの入力信号を読込む。こ
こで、図７（ａ）に示すように、主電源オン時における
バッテリ１１９の電圧レベルＶＥが前記直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルＥよりも高い場
合には上記入力ポートＩｐの信号レベルがローレベル
“Ｌ”なので、時点ｔ２にて出力ポートＯｐからの出力
信号をハイレベル“Ｈ”に切り換える。
０にて主電源がオンし、時点ｔ１にてＣＰＵ１１１に＋
５Ｖ電圧が供給されると当該ＣＰＵ１１１が起動し、予
め設定されたプログラムに基づいて処理を実行する。す
なわち、先ず入力ポートＩｐへの入力信号を読込む。こ
こで、図７（ａ）に示すように、主電源オン時における
バッテリ１１９の電圧レベルＶＥが前記直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルＥよりも高い場
合には上記入力ポートＩｐの信号レベルがローレベル
“Ｌ”なので、時点ｔ２にて出力ポートＯｐからの出力
信号をハイレベル“Ｈ”に切り換える。
【０００９】一方、図７（ｂ）に示すように、バッテリ
１１９の電圧レベルＶＥが上記基準レベルＥより低い場
合には上記入力ポートＩｐの信号レベルがハイレベル
“Ｈ”なので、バックアップが異常であった旨を知らせ
る警告などの処理を行う。その後、時点ｔ３にて出力ポ
ートＯｐからの出力信号をハイレベル“Ｈ”に切り換え
る。
１１９の電圧レベルＶＥが上記基準レベルＥより低い場
合には上記入力ポートＩｐの信号レベルがハイレベル
“Ｈ”なので、バックアップが異常であった旨を知らせ
る警告などの処理を行う。その後、時点ｔ３にて出力ポ
ートＯｐからの出力信号をハイレベル“Ｈ”に切り換え
る。
【００１０】出力ポートＯｐからの信号がハイレベル
“Ｈ”になると、第１のトランジスタ１１４がオンし、
続いて第２のトランジスタ１１５がオンして、＋５Ｖ電
圧がダイオード１１６、第２のトランジスタ１１５及び
電圧安定化回路１１７を介してＤ−ＲＡＭ１１３の電源
端子Ｖｃに印加され、上記Ｄ−ＲＡＭ１１３はＣＰＵ１
１１の制御によりデータの書込みおよび読出しが可能と
なる。また、バッテリ１１９の電圧よりも充電抵抗１１
８の一端ａの電圧が高くなるため、上記＋５Ｖ電圧が充
電抵抗１１８を通してバッテリ１１９にも供給され、該
バッテリ１１９の充電が行われる。
“Ｈ”になると、第１のトランジスタ１１４がオンし、
続いて第２のトランジスタ１１５がオンして、＋５Ｖ電
圧がダイオード１１６、第２のトランジスタ１１５及び
電圧安定化回路１１７を介してＤ−ＲＡＭ１１３の電源
端子Ｖｃに印加され、上記Ｄ−ＲＡＭ１１３はＣＰＵ１
１１の制御によりデータの書込みおよび読出しが可能と
なる。また、バッテリ１１９の電圧よりも充電抵抗１１
８の一端ａの電圧が高くなるため、上記＋５Ｖ電圧が充
電抵抗１１８を通してバッテリ１１９にも供給され、該
バッテリ１１９の充電が行われる。
【００１１】
【発明が解決しようとする課題】従来の電源バックアッ
プ装置は以上のように構成されているので、主電源から
給電が行なわれている実動作中には、バックアップ用バ
ッテリ１１９の健全性を確認することができず、また、
Ｄ−ＲＡＭ等のメモリの大容量化に伴うバックアップ電
源の電流増加のため、データ保持時間の減少、イニシャ
ル時間の増加等の問題点があった。つまり、揮発性メモ
リに対するバックアップ電源の信頼性に欠けるという問
題点があった。
プ装置は以上のように構成されているので、主電源から
給電が行なわれている実動作中には、バックアップ用バ
ッテリ１１９の健全性を確認することができず、また、
Ｄ−ＲＡＭ等のメモリの大容量化に伴うバックアップ電
源の電流増加のため、データ保持時間の減少、イニシャ
ル時間の増加等の問題点があった。つまり、揮発性メモ
リに対するバックアップ電源の信頼性に欠けるという問
題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、請求項１の発明は主電源から給
電が行われている実動作中においても、バックアップ電
源の健全性を確認できるようにすることを目的とする。
ためになされたもので、請求項１の発明は主電源から給
電が行われている実動作中においても、バックアップ電
源の健全性を確認できるようにすることを目的とする。
【００１３】請求項２の発明はバックアップ電源の健全
性を確認中においても、主電源の給電電圧の低下時に
は、直ちにバックアップ電源からバックアップ対象素子
へ給電できるようにすることを目的とする。
性を確認中においても、主電源の給電電圧の低下時に
は、直ちにバックアップ電源からバックアップ対象素子
へ給電できるようにすることを目的とする。
【００１４】請求項３の発明は主電源からの給電が行な
われている実動作中においても、バックアップ電源の劣
化状況を確認できるようにすることを目的とする。
われている実動作中においても、バックアップ電源の劣
化状況を確認できるようにすることを目的とする。
【００１５】請求項４の発明は上記バックアップ電源の
劣化状況の確認を迅速にできるようにすることを目的と
する。
劣化状況の確認を迅速にできるようにすることを目的と
する。
【００１６】請求項５の発明はバックアップ対象素子で
ある揮発性メモリの容量増加に伴う電源バックアップ時
間の減少による悪影響を最小限に抑制することを目的と
する。
ある揮発性メモリの容量増加に伴う電源バックアップ時
間の減少による悪影響を最小限に抑制することを目的と
する。
【００１７】請求項６の発明はバックアップ対象素子で
ある揮発性メモリのイニシャル時間の増加を最小限に抑
制することを目的とする。
ある揮発性メモリのイニシャル時間の増加を最小限に抑
制することを目的とする。
【００１８】請求項７の発明は重要度の高いバックアッ
プ対象素子を優先的にバックアップ電源によりバックア
ップし、重要度の高いメモリのデータ保持時間を長くす
ることを目的とする。
プ対象素子を優先的にバックアップ電源によりバックア
ップし、重要度の高いメモリのデータ保持時間を長くす
ることを目的とする。
【００１９】
【課題を解決するための手段】請求項１の発明に係る電
源バックアップ装置は、主電源により充電され該主電源
の給電電圧の低下時に前記バックアップ対象素子に給電
するバックアップ電源と、前記バックアップ対象素子に
対する前記主電源の給電時に前記バックアップ電源の充
電を中止する充電中止手段と、充電中止時に前記バック
アップ電源の給電電圧を検出した電圧検出手段の検出電
圧を取り入れて前記バックアップ電源の健全性を判断す
る判断手段とを備えたものである。
源バックアップ装置は、主電源により充電され該主電源
の給電電圧の低下時に前記バックアップ対象素子に給電
するバックアップ電源と、前記バックアップ対象素子に
対する前記主電源の給電時に前記バックアップ電源の充
電を中止する充電中止手段と、充電中止時に前記バック
アップ電源の給電電圧を検出した電圧検出手段の検出電
圧を取り入れて前記バックアップ電源の健全性を判断す
る判断手段とを備えたものである。
【００２０】請求項２の発明に係る電源バックアップ装
置は、請求項１の発明に、充電中止中における前記主電
源の給電電圧の低下時、前記バックアップ電源から前記
バックアップ対象素子に給電するように前記充電中止手
段と並列に接続した一方向通電素子を具備したものであ
る。
置は、請求項１の発明に、充電中止中における前記主電
源の給電電圧の低下時、前記バックアップ電源から前記
バックアップ対象素子に給電するように前記充電中止手
段と並列に接続した一方向通電素子を具備したものであ
る。
【００２１】請求項３の発明に係る電源バックアップ装
置は、バックアップ対象素子のデータ保持電圧レベルを
検出する第１の電圧検出手段と、バックアップ電源のテ
スト電圧レベルを検出する第２の電圧検出手段と、前記
バックアップ対象素子に相当し充電中止時に前記バック
アップ電源から給電を受ける負荷と、この負荷の消費電
力に応じて前記バックアップ電源が低下し前記第２の電
圧検出手段の出力信号が有効でなくなってから計時を開
始し前記第１の電圧検出手段の出力信号が有効でなくな
る時間を測定し該測定時間を前記バックアップ電源の健
全時における放電時間と比較して該バックアップ電源の
劣化状況を判断する判断手段とを備えたものである。
置は、バックアップ対象素子のデータ保持電圧レベルを
検出する第１の電圧検出手段と、バックアップ電源のテ
スト電圧レベルを検出する第２の電圧検出手段と、前記
バックアップ対象素子に相当し充電中止時に前記バック
アップ電源から給電を受ける負荷と、この負荷の消費電
力に応じて前記バックアップ電源が低下し前記第２の電
圧検出手段の出力信号が有効でなくなってから計時を開
始し前記第１の電圧検出手段の出力信号が有効でなくな
る時間を測定し該測定時間を前記バックアップ電源の健
全時における放電時間と比較して該バックアップ電源の
劣化状況を判断する判断手段とを備えたものである。
【００２２】請求項４の発明に係る電源バックアップ装
置は、バックアップ電源から負荷への通電電流をバック
アップ対象素子のデータ保持電流より大きくしたもので
ある。
置は、バックアップ電源から負荷への通電電流をバック
アップ対象素子のデータ保持電流より大きくしたもので
ある。
【００２３】請求項５の発明に係る電源バックアップ装
置は、主電源により充電され該主電源の給電電圧の低下
時にはバックアップ対象素子に給電するバックアップ電
源と、前記バックアップ電源の給電電圧が前記バックア
ップ対象素子が予め設定された切断電圧になったとき、
バックアップ対象素子を分割しそれぞれ分割したグルー
プごとの給電路を切断する切断電圧検出手段とを備えた
ものである。
置は、主電源により充電され該主電源の給電電圧の低下
時にはバックアップ対象素子に給電するバックアップ電
源と、前記バックアップ電源の給電電圧が前記バックア
ップ対象素子が予め設定された切断電圧になったとき、
バックアップ対象素子を分割しそれぞれ分割したグルー
プごとの給電路を切断する切断電圧検出手段とを備えた
ものである。
【００２４】請求項６の発明に係る電源バックアップ装
置は、請求項５の発明に、切断電圧検出回路で切断した
バックアップ対象素子の情報を格納する切断情報格納回
路を具備したものである。
置は、請求項５の発明に、切断電圧検出回路で切断した
バックアップ対象素子の情報を格納する切断情報格納回
路を具備したものである。
【００２５】請求項７の発明に係る電源バックアップ装
置は、予め設定された切断電圧に対応して重要度の低い
バックアップ対象素子から順次給電路を切断する電源供
給切断手段を備えたものである。
置は、予め設定された切断電圧に対応して重要度の低い
バックアップ対象素子から順次給電路を切断する電源供
給切断手段を備えたものである。
【００２６】
【作用】請求項１の発明における充電中止手段は、主電
源によるバックアップ電源に対する充電を中止し、判断
手段は充電中止時に前記バックアップ電源の給電電圧に
基づいて該バックアップ電源の健全性を判断することに
より、給電が主電源により行なわれている実動作中にお
いても、バックアップ電源の健全性を確認することがで
きる。
源によるバックアップ電源に対する充電を中止し、判断
手段は充電中止時に前記バックアップ電源の給電電圧に
基づいて該バックアップ電源の健全性を判断することに
より、給電が主電源により行なわれている実動作中にお
いても、バックアップ電源の健全性を確認することがで
きる。
【００２７】請求項２の発明における一方向通電素子
は、主電源によるバックアップ電源への充電中止時に該
主電源の給電電圧が低下したとき、バックアップ電源か
らバックアップ対象素子に給電することにより、バック
アップ対象素子に対する電源バックアップが確実とな
る。
は、主電源によるバックアップ電源への充電中止時に該
主電源の給電電圧が低下したとき、バックアップ電源か
らバックアップ対象素子に給電することにより、バック
アップ対象素子に対する電源バックアップが確実とな
る。
【００２８】請求項３の発明における判断手段は、主電
源によるバックアップ電源への充電中止時に、バックア
ップ電源の給電電圧が負荷への給電によって低下し、テ
スト電圧レベルを検出する第２の電圧検出手段の出力信
号が有効でなくなってから計時を開始し前記第１の電圧
検出手段の出力信号が有効でなくなる時間を測定し該測
定時間を前記バックアップ電源の健全時における放電時
間と比較することにより、バックアップ電源の劣化状況
を判断することができる。
源によるバックアップ電源への充電中止時に、バックア
ップ電源の給電電圧が負荷への給電によって低下し、テ
スト電圧レベルを検出する第２の電圧検出手段の出力信
号が有効でなくなってから計時を開始し前記第１の電圧
検出手段の出力信号が有効でなくなる時間を測定し該測
定時間を前記バックアップ電源の健全時における放電時
間と比較することにより、バックアップ電源の劣化状況
を判断することができる。
【００２９】請求項４の発明における電源バックアップ
装置は、バックアップ電源から負荷への通電電流をバッ
クアップ対象素子のデータ保持電流より大きくしたこと
により、バックアップ電源の劣化状況を迅速に確認する
ことができる。
装置は、バックアップ電源から負荷への通電電流をバッ
クアップ対象素子のデータ保持電流より大きくしたこと
により、バックアップ電源の劣化状況を迅速に確認する
ことができる。
【００３０】請求項５の発明における切断電圧検出手段
は、バックアップ電源の給電電圧がバックアップ対象素
子が設定された切断電圧になったとき、バックアップ対
象素子を分割し、それぞれ分割したグループごとの給電
路を切断することにより、上記バックアップ対象素子の
容量増加に伴う電源バックアップ時間の減少による悪影
響を最小限に抑制することができる。
は、バックアップ電源の給電電圧がバックアップ対象素
子が設定された切断電圧になったとき、バックアップ対
象素子を分割し、それぞれ分割したグループごとの給電
路を切断することにより、上記バックアップ対象素子の
容量増加に伴う電源バックアップ時間の減少による悪影
響を最小限に抑制することができる。
【００３１】請求項６の発明における切断情報格納手段
は、給電路を切断したバックアップ対象素子の情報を格
納することにより、バックアップ対象素子のイニシャル
時間の増加を最小限に抑制することができる。
は、給電路を切断したバックアップ対象素子の情報を格
納することにより、バックアップ対象素子のイニシャル
時間の増加を最小限に抑制することができる。
【００３２】請求項７の発明における電源供給切断手段
は、重要度の低いバックアップ対象素子から給電路を切
断することにより、重要度の高いメモリのデータ保持時
間を長くすることができる。
は、重要度の低いバックアップ対象素子から給電路を切
断することにより、重要度の高いメモリのデータ保持時
間を長くすることができる。
【００３３】
実施例１．以下、この発明の実施例を図面について説明
する。図１は請求項１，２の発明の実施例を示す回路構
成図であり、図１において、１は制御部本体を構成する
判断手段としてのＣＰＵであって、バスライン２を介し
てバックアップ対象素子であるＤ−ＲＡＭ３の他、図示
しないがプログラムデータ等が記憶されたＲＯＭ（リー
ド・オンリ・メモリ）や各種入出力機器のコントローラ
等が接続されている。４は主電源５の給電電圧を安定化
してバックアップ対象素子としてのＤ−ＲＡＭ３に供給
する安定化回路、６は充電中止手段７、充電抵抗８を介
して安定化回路４の入力端に接続したバックアップ電
源、９は充電中止手段７と並列に接続した一方向通電素
子としてのダイオード、１０はバックアップ電源６の健
全性，つまりデータ保持電圧レベルをチェックする電圧
検出手段（第１の電圧検出手段）である。
する。図１は請求項１，２の発明の実施例を示す回路構
成図であり、図１において、１は制御部本体を構成する
判断手段としてのＣＰＵであって、バスライン２を介し
てバックアップ対象素子であるＤ−ＲＡＭ３の他、図示
しないがプログラムデータ等が記憶されたＲＯＭ（リー
ド・オンリ・メモリ）や各種入出力機器のコントローラ
等が接続されている。４は主電源５の給電電圧を安定化
してバックアップ対象素子としてのＤ−ＲＡＭ３に供給
する安定化回路、６は充電中止手段７、充電抵抗８を介
して安定化回路４の入力端に接続したバックアップ電
源、９は充電中止手段７と並列に接続した一方向通電素
子としてのダイオード、１０はバックアップ電源６の健
全性，つまりデータ保持電圧レベルをチェックする電圧
検出手段（第１の電圧検出手段）である。
【００３４】上記充電中止手段７は、上記ＣＰＵ１から
制御信号を受けるトランジスタＴ１とバックアップ電源
６の充電路６ａを開閉するトランジスタＴ２および複数
の抵抗ｒ１〜ｒ４で構成されている。また、上記電圧検
出手段１０は、バックアップ電源６の健全性のチェック
電圧Ｐ１を設定するツェナーダイオードＺ１と電圧比較
器Ｃ１および複数の抵抗ｒ５〜ｒ７で構成されている。
制御信号を受けるトランジスタＴ１とバックアップ電源
６の充電路６ａを開閉するトランジスタＴ２および複数
の抵抗ｒ１〜ｒ４で構成されている。また、上記電圧検
出手段１０は、バックアップ電源６の健全性のチェック
電圧Ｐ１を設定するツェナーダイオードＺ１と電圧比較
器Ｃ１および複数の抵抗ｒ５〜ｒ７で構成されている。
【００３５】次に上記実施例１の動作を説明する。実動
作時は主電源５から安定化回路４を介してＤ−ＲＡＭ３
に給電電圧を供給している。この実動作時、バックアッ
プ電源６の健全性、つまりバックアップ電源６の端子電
圧が健全電圧以上あるか否かを確認するため、ＣＰＵ１
は出力ポートＯＰ１の出力を有効とする。この有効信号
を受けた充電中止手段７は、トランジスタＴ１がオンし
てトランジスタＴ２をオフし、バックアップ電源６の充
電路６ａを切断して、バックアップ電源６に対する充電
を中断させる。
作時は主電源５から安定化回路４を介してＤ−ＲＡＭ３
に給電電圧を供給している。この実動作時、バックアッ
プ電源６の健全性、つまりバックアップ電源６の端子電
圧が健全電圧以上あるか否かを確認するため、ＣＰＵ１
は出力ポートＯＰ１の出力を有効とする。この有効信号
を受けた充電中止手段７は、トランジスタＴ１がオンし
てトランジスタＴ２をオフし、バックアップ電源６の充
電路６ａを切断して、バックアップ電源６に対する充電
を中断させる。
【００３６】この充電中断時、電圧検出手段１０は予め
設定した健全性のチェック電圧Ｐ１（ツェナーダイオー
ドＺ１の電源側の端子電圧）とバックアップ電源６の端
子電圧Ｐ２とを比較し、端子電圧Ｐ２がチェック電圧Ｐ
１より高いときは特に出力信号を出さないが、上記の端
子電圧Ｐ２がチェック電圧Ｐ１より低いときは、バック
アップ電源６が不健全であることを示す信号をＣＰＵ１
に出力する。この信号を受けたＣＰＵ１は、バックアッ
プ電源６が不健全であり、Ｄ−ＲＡＭ３のバックアップ
電源として適さないことを不図示の報知手段で報知す
る。
設定した健全性のチェック電圧Ｐ１（ツェナーダイオー
ドＺ１の電源側の端子電圧）とバックアップ電源６の端
子電圧Ｐ２とを比較し、端子電圧Ｐ２がチェック電圧Ｐ
１より高いときは特に出力信号を出さないが、上記の端
子電圧Ｐ２がチェック電圧Ｐ１より低いときは、バック
アップ電源６が不健全であることを示す信号をＣＰＵ１
に出力する。この信号を受けたＣＰＵ１は、バックアッ
プ電源６が不健全であり、Ｄ−ＲＡＭ３のバックアップ
電源として適さないことを不図示の報知手段で報知す
る。
【００３７】また、上記の充電中断中、例えば事故等に
よって主電源５の給電電圧が低下した場合は、直ちにダ
イオード９、充電抵抗８、安定化回路４を介してバック
アップ電源６からＤ−ＲＡＭ３に確実にバックアップ給
電が行なわれる。
よって主電源５の給電電圧が低下した場合は、直ちにダ
イオード９、充電抵抗８、安定化回路４を介してバック
アップ電源６からＤ−ＲＡＭ３に確実にバックアップ給
電が行なわれる。
【００３８】実施例２．図２は請求項３，４の発明の実
施例を示す回路構成図であり、前記図１と同一部分には
同一符号を付して重複説明を省略する。図２において、
１１はバックアップ電源６のテスト電圧レベルを検出す
る電圧検出手段（第２の電圧検出手段）であり、チェッ
ク電圧Ｐ３を設定するツェナーダイオードＺ２と電圧比
較器Ｃ２および複数の抵抗ｒ８〜ｒ１０で構成されてい
る。そして、この電圧検出手段１１は前記電圧検出手段
１０と同様に端子電圧Ｐ２がチェック電圧Ｐ３より低い
状態になった場合、ＣＰＵ１にバックアップ電源６がバ
ックアップに適さないことを報知する報知信号を出力す
る。以下、電圧検出手段１０，１１から報知信号が出力
されない場合を有効、出力される場合を無効として説明
する。１２はＤ−ＲＡＭ３に相当する仮負荷部であり、
バックアップ電源６の健全性チェック時に該バックアッ
プ電源に接続されるようになっている。
施例を示す回路構成図であり、前記図１と同一部分には
同一符号を付して重複説明を省略する。図２において、
１１はバックアップ電源６のテスト電圧レベルを検出す
る電圧検出手段（第２の電圧検出手段）であり、チェッ
ク電圧Ｐ３を設定するツェナーダイオードＺ２と電圧比
較器Ｃ２および複数の抵抗ｒ８〜ｒ１０で構成されてい
る。そして、この電圧検出手段１１は前記電圧検出手段
１０と同様に端子電圧Ｐ２がチェック電圧Ｐ３より低い
状態になった場合、ＣＰＵ１にバックアップ電源６がバ
ックアップに適さないことを報知する報知信号を出力す
る。以下、電圧検出手段１０，１１から報知信号が出力
されない場合を有効、出力される場合を無効として説明
する。１２はＤ−ＲＡＭ３に相当する仮負荷部であり、
バックアップ電源６の健全性チェック時に該バックアッ
プ電源に接続されるようになっている。
【００３９】次に上記実施例２の動作を図３のフローチ
ャートにもとづいて説明する。実動作時は主電源５から
安定化回路４を介してＤ−ＲＡＭ３に給電電圧を供給し
ている。この実動作時、ＣＰＵ１がＩＰ２，ＩＰ１の入
力をリードし（ステップＳＴ３−１）、ＩＰ２有効，Ｉ
Ｐ１無効かを判断する（ステップＳＴ３−２）。ＹＥＳ
であれば、ＶＣＣ＞Ｐ３＜Ｐ１＞０のような条件が成立
することはありえないので、電圧検出手段１１，１２が
Ｈ／Ｗ的に故障している、つまり、電圧検出手段は健全
でない（ステップＳＴ３−３）。ステップＳＴ３−２の
判断がＮＯの場合は、ＩＰ２，ＩＰ１がともに有効かを
判断し（ステップＳＴ３−４）、ＮＯの場合は、まだバ
ックアップ電源にチャージされていない状態なので、Ｉ
Ｐ２，ＩＰ１がともに有効になるまではポーリングを行
う（ステップＳＴ３−５）。上記ステップＳＴ３−４の
判断結果がＹＥＳの場合、充電中止手段７は前記実施例
１と同様にバックアップ電源６の充電路６ａを切断する
（ステップＳＴ３−６）。次いで、ＣＰＵ１の出力ポー
トＯＰ１の有効信号でバックアップ電源６に接続された
仮負荷部１２によって該バックアップ電源の電力消費を
行い、Ｐ２＜Ｐ３となって電圧検出手段１１が無効、つ
まり、報知信号を出力するまでポーリングを行う（ステ
ップＳＴ３−７）。
ャートにもとづいて説明する。実動作時は主電源５から
安定化回路４を介してＤ−ＲＡＭ３に給電電圧を供給し
ている。この実動作時、ＣＰＵ１がＩＰ２，ＩＰ１の入
力をリードし（ステップＳＴ３−１）、ＩＰ２有効，Ｉ
Ｐ１無効かを判断する（ステップＳＴ３−２）。ＹＥＳ
であれば、ＶＣＣ＞Ｐ３＜Ｐ１＞０のような条件が成立
することはありえないので、電圧検出手段１１，１２が
Ｈ／Ｗ的に故障している、つまり、電圧検出手段は健全
でない（ステップＳＴ３−３）。ステップＳＴ３−２の
判断がＮＯの場合は、ＩＰ２，ＩＰ１がともに有効かを
判断し（ステップＳＴ３−４）、ＮＯの場合は、まだバ
ックアップ電源にチャージされていない状態なので、Ｉ
Ｐ２，ＩＰ１がともに有効になるまではポーリングを行
う（ステップＳＴ３−５）。上記ステップＳＴ３−４の
判断結果がＹＥＳの場合、充電中止手段７は前記実施例
１と同様にバックアップ電源６の充電路６ａを切断する
（ステップＳＴ３−６）。次いで、ＣＰＵ１の出力ポー
トＯＰ１の有効信号でバックアップ電源６に接続された
仮負荷部１２によって該バックアップ電源の電力消費を
行い、Ｐ２＜Ｐ３となって電圧検出手段１１が無効、つ
まり、報知信号を出力するまでポーリングを行う（ステ
ップＳＴ３−７）。
【００４０】入力ポートＩＰ２が電圧検出手段１１から
報知信号の供給を受けると、その時点から時間測定を開
始し（ステップＳＴ３−８）、Ｐ２＜Ｐ１となって電圧
検出手段１０からの報知信号を受けてＣＰＵ１の入力ポ
ートＩＰ１が無効になったとき、時間測定を終了する
（ステップＳＴ３−９）。そして、この計測時間を、バ
ックアップ電源６が健全である場合の放電時間（予め調
べ設定されている）と比較して（ステップＳＴ３−１
０）該バックアップ電源の劣化状況を判断し、バックア
ップ電源６が健全でない（ステップＳＴ３−１１）か、
健全である（ステップＳＴ３−１２）かを知るものであ
る。
報知信号の供給を受けると、その時点から時間測定を開
始し（ステップＳＴ３−８）、Ｐ２＜Ｐ１となって電圧
検出手段１０からの報知信号を受けてＣＰＵ１の入力ポ
ートＩＰ１が無効になったとき、時間測定を終了する
（ステップＳＴ３−９）。そして、この計測時間を、バ
ックアップ電源６が健全である場合の放電時間（予め調
べ設定されている）と比較して（ステップＳＴ３−１
０）該バックアップ電源の劣化状況を判断し、バックア
ップ電源６が健全でない（ステップＳＴ３−１１）か、
健全である（ステップＳＴ３−１２）かを知るものであ
る。
【００４１】この場合、バックアップ電源６から仮負荷
部１２に流れる通電電流を、Ｄ−ＲＡＭ３のデータ保持
電流より大きくすることにより、バックアップ電源６の
電力消費が短時間に行なわれ、バックアップ電源６の劣
化状況判断を迅速に行うことができる。
部１２に流れる通電電流を、Ｄ−ＲＡＭ３のデータ保持
電流より大きくすることにより、バックアップ電源６の
電力消費が短時間に行なわれ、バックアップ電源６の劣
化状況判断を迅速に行うことができる。
【００４２】なお、上記のバックアップ電源６の劣化状
況の判断は、主電源５の給電開始から該バックアップ電
源が充電完了する時間以内にはできないようにする。
況の判断は、主電源５の給電開始から該バックアップ電
源が充電完了する時間以内にはできないようにする。
【００４３】実施例３．図４は請求項５の実施例を示す
回路構成図であり、前記図１と同一部分には同一符号を
付して重複説明を省略する。図４において、Ｄ−ＲＡＭ
３は制御信号線１３に接続された重要度の高いメモリａ
１〜ａｎからなるメモリ群３ａと、制御信号線１４に接
続された重要度の低いメモリｂ１〜ｂｎからなるメモリ
群３ｂとにグループ分けされている。
回路構成図であり、前記図１と同一部分には同一符号を
付して重複説明を省略する。図４において、Ｄ−ＲＡＭ
３は制御信号線１３に接続された重要度の高いメモリａ
１〜ａｎからなるメモリ群３ａと、制御信号線１４に接
続された重要度の低いメモリｂ１〜ｂｎからなるメモリ
群３ｂとにグループ分けされている。
【００４４】１５はメモリ群３ｂに対する給電路に設け
た電源供給切断手段、１６はバックアップ電源６の端子
電圧Ｐ２を入力し、その端子電圧Ｐ２がメモリ群３ｂの
バックアップを中断すべき電圧Ｐ３にまで低下したと
き、上記電源供給切断手段１５に切断信号を出力する切
断電圧検出手段である。ここで、上記電圧Ｐ３はＶＣＣ
＞Ｐ３＞Ｐ１＞０Ｖの範囲である。
た電源供給切断手段、１６はバックアップ電源６の端子
電圧Ｐ２を入力し、その端子電圧Ｐ２がメモリ群３ｂの
バックアップを中断すべき電圧Ｐ３にまで低下したと
き、上記電源供給切断手段１５に切断信号を出力する切
断電圧検出手段である。ここで、上記電圧Ｐ３はＶＣＣ
＞Ｐ３＞Ｐ１＞０Ｖの範囲である。
【００４５】次に上記実施例３の動作について説明す
る。主電源５がオフされ、バックアップ電源６によりＤ
−ＲＡＭ３に対するバックアップが開始されたとき、バ
ックアップ電源６の端子電圧Ｐ２はＰ２＞Ｐ３の関係に
なるので、メモリ群３ａ，３ｂの両方に給電される。
る。主電源５がオフされ、バックアップ電源６によりＤ
−ＲＡＭ３に対するバックアップが開始されたとき、バ
ックアップ電源６の端子電圧Ｐ２はＰ２＞Ｐ３の関係に
なるので、メモリ群３ａ，３ｂの両方に給電される。
【００４６】そして、バックアップ電源６が消費されて
Ｐ２＜Ｐ３の関係になると、この端子電圧Ｐ２の低下を
検出した切断電圧検出手段１６からの切断信号を受け
て、電源供給切断手段１５がメモリ群３ｂに対する給電
路を切断して該メモリ群をバックアップ電源６から切離
す。この結果、以後、バックアップ電源６はメモリ群３
ａのみをバックアップすればよいことになり、負荷の軽
減によって消費電力も半減し、反対に重要度の高いメモ
リ群３ａのデータ保持時間を延ばすことができる。
Ｐ２＜Ｐ３の関係になると、この端子電圧Ｐ２の低下を
検出した切断電圧検出手段１６からの切断信号を受け
て、電源供給切断手段１５がメモリ群３ｂに対する給電
路を切断して該メモリ群をバックアップ電源６から切離
す。この結果、以後、バックアップ電源６はメモリ群３
ａのみをバックアップすればよいことになり、負荷の軽
減によって消費電力も半減し、反対に重要度の高いメモ
リ群３ａのデータ保持時間を延ばすことができる。
【００４７】実施例４．図５は請求項６の実施例を示す
回路構成図であり、前記図４と同一部分には同一符号を
付して重複説明を省略する。図５において、１７は切断
電圧検出手段１６の出力情報をラッチする切断情報格納
手段であり、この切断情報格納手段１７の格納情報はＣ
ＰＵの入力ポートＩＰ３に入力されている。
回路構成図であり、前記図４と同一部分には同一符号を
付して重複説明を省略する。図５において、１７は切断
電圧検出手段１６の出力情報をラッチする切断情報格納
手段であり、この切断情報格納手段１７の格納情報はＣ
ＰＵの入力ポートＩＰ３に入力されている。
【００４８】次に上記実施例４の動作について説明す
る。主電源投入後、ＣＰＵ１は入力ポートＩＰ１とＩＰ
３の入力状況を確認する。切断情報格納手段１７による
出力が有効、つまり出力がない状態なら、メモリ群３
ａ，３ｂのデータは保持されていると認識し、このメモ
リ群３ｂに対する給電路接続などのイニシャル動作は必
要がない。
る。主電源投入後、ＣＰＵ１は入力ポートＩＰ１とＩＰ
３の入力状況を確認する。切断情報格納手段１７による
出力が有効、つまり出力がない状態なら、メモリ群３
ａ，３ｂのデータは保持されていると認識し、このメモ
リ群３ｂに対する給電路接続などのイニシャル動作は必
要がない。
【００４９】切断情報格納手段１７からの入力信号が無
効、つまり切断情報の格納信号がある場合で、かつ電圧
検出手段１０からの出力が有効なら、メモリ群３ａはバ
ックアップされているが、メモリ群３ｂはメモリ群３ａ
のバックアップ時間を長くするために、バックアップ電
源６から切断されるため、主電源投入時にメモリ群３ｂ
に対しては給電路接続などのイニシャル動作を行う。電
圧検出手段１０からの入力が無意の場合にはメモリ群３
ａ、メモリ群３ｂに対してイニシャルを行う。
効、つまり切断情報の格納信号がある場合で、かつ電圧
検出手段１０からの出力が有効なら、メモリ群３ａはバ
ックアップされているが、メモリ群３ｂはメモリ群３ａ
のバックアップ時間を長くするために、バックアップ電
源６から切断されるため、主電源投入時にメモリ群３ｂ
に対しては給電路接続などのイニシャル動作を行う。電
圧検出手段１０からの入力が無意の場合にはメモリ群３
ａ、メモリ群３ｂに対してイニシャルを行う。
【００５０】以上のように、データに重要度の優先順位
を付けバックアップ電源６の端子電圧Ｐ２の状態によっ
て、バックアップをしているＤ−ＲＡＭ３を順次切り離
し、その切り離した状態を再度電源投入時に認識できる
ようにすることにより、イニシャル動作が必要かどうか
の判定に使用でき、イニシャル時間が短縮できることに
なる。また、メモリのバックアップの正当性の確認のた
めに、メモリの特定番地のリードを行い、メモリのバッ
クアップ状態を認識した場合、パリティ発生に対する処
理が必要であるが、その必要もなく、信頼性も向上す
る。
を付けバックアップ電源６の端子電圧Ｐ２の状態によっ
て、バックアップをしているＤ−ＲＡＭ３を順次切り離
し、その切り離した状態を再度電源投入時に認識できる
ようにすることにより、イニシャル動作が必要かどうか
の判定に使用でき、イニシャル時間が短縮できることに
なる。また、メモリのバックアップの正当性の確認のた
めに、メモリの特定番地のリードを行い、メモリのバッ
クアップ状態を認識した場合、パリティ発生に対する処
理が必要であるが、その必要もなく、信頼性も向上す
る。
【００５１】なお、上記実施例３または４においても、
実施例１における充電中止手段を付加し、実動作中にバ
ックアップ電源６のチェックができるようにすることを
可とする。
実施例１における充電中止手段を付加し、実動作中にバ
ックアップ電源６のチェックができるようにすることを
可とする。
【００５２】
【発明の効果】以上のように、請求項１の発明によれ
ば、充電中止手段でバックアップ電源の充電路を切断す
るように構成したので、主電源による給電時であっても
バックアップ電源の健全性を確認することができる効果
がある。
ば、充電中止手段でバックアップ電源の充電路を切断す
るように構成したので、主電源による給電時であっても
バックアップ電源の健全性を確認することができる効果
がある。
【００５３】請求項２の発明によれば、充電中止手段と
並列に一方向通電素子を接続して構成したので、充電中
止手段でバックアップ電源の充電路を切断し、バックア
ップ電源の健全性をチェックしているときに、主電源の
給電電圧が低下しても、直ちにバックアップ電源から上
記一方向通電素子を介してバックアップ対象素子に給電
することができ、バックアップ対象素子に対する電源バ
ックアップが確実となる効果がある。
並列に一方向通電素子を接続して構成したので、充電中
止手段でバックアップ電源の充電路を切断し、バックア
ップ電源の健全性をチェックしているときに、主電源の
給電電圧が低下しても、直ちにバックアップ電源から上
記一方向通電素子を介してバックアップ対象素子に給電
することができ、バックアップ対象素子に対する電源バ
ックアップが確実となる効果がある。
【００５４】請求項３の発明によれば、バックアップ電
源の充電路を切断したとき、バックアップ電源をバック
アップ対象素子に相当する仮負荷部に接続し、この仮負
荷部にバックアップ電源から電流を流し、このバックア
ップ電源の端子電圧がデータ保持電圧以下に低下するま
での時間とバックアップ電源が健全な場合の放電時間と
を比較するように構成したので、バックアップ電源の劣
化状況を判断することができ、バックアップ電源の交換
作業等を適格に行うことができる効果がある。
源の充電路を切断したとき、バックアップ電源をバック
アップ対象素子に相当する仮負荷部に接続し、この仮負
荷部にバックアップ電源から電流を流し、このバックア
ップ電源の端子電圧がデータ保持電圧以下に低下するま
での時間とバックアップ電源が健全な場合の放電時間と
を比較するように構成したので、バックアップ電源の劣
化状況を判断することができ、バックアップ電源の交換
作業等を適格に行うことができる効果がある。
【００５５】請求項４の発明によれば、バックアップ電
源から仮負荷部への通電電流をバックアップ対象素子の
データ保持電流より大きくなるように構成したので、バ
ックアップ電源６の電力消費が短時間に行なわれ、バッ
クアップ電源６の劣化状況判断を迅速に行うことができ
る効果がある。
源から仮負荷部への通電電流をバックアップ対象素子の
データ保持電流より大きくなるように構成したので、バ
ックアップ電源６の電力消費が短時間に行なわれ、バッ
クアップ電源６の劣化状況判断を迅速に行うことができ
る効果がある。
【００５６】請求項５の発明によれば、バックアップ電
源の給電電圧がバックアップ対象素子が予め設定された
切断電圧になったとき、バックアップ対象素子を分割し
それぞれ分割したグループごとの給電路を切断して負荷
を軽減するように構成したので、上記バックアップ対象
素子の容量増加に伴う電源バックアップ時間の減少によ
る悪影響を最小限に抑制することができる効果がある。
源の給電電圧がバックアップ対象素子が予め設定された
切断電圧になったとき、バックアップ対象素子を分割し
それぞれ分割したグループごとの給電路を切断して負荷
を軽減するように構成したので、上記バックアップ対象
素子の容量増加に伴う電源バックアップ時間の減少によ
る悪影響を最小限に抑制することができる効果がある。
【００５７】請求項６の発明によれば、給電路を切断し
たバックアップ対象素子の情報を切断情報格納手段に格
納するように構成したので、バックアップ対象素子のイ
ニシャル時間の増加を最小限に抑制することができる効
果がある。
たバックアップ対象素子の情報を切断情報格納手段に格
納するように構成したので、バックアップ対象素子のイ
ニシャル時間の増加を最小限に抑制することができる効
果がある。
【００５８】請求項７の発明によれば、重要度の低いバ
ックアップ対象素子から給電路を切断するように構成し
たので、重要度の高いメモリのデータ保持時間を長くす
ることができる効果がある。
ックアップ対象素子から給電路を切断するように構成し
たので、重要度の高いメモリのデータ保持時間を長くす
ることができる効果がある。
【図面の簡単な説明】
【図１】請求項１，２の発明の実施例による電源バック
アップ装置を示す回路図である。
アップ装置を示す回路図である。
【図２】請求項３，４の発明の実施例による電源バック
アップ装置を示す回路図である。
アップ装置を示す回路図である。
【図３】請求項３の発明の動作を示すフローチャートで
ある。
ある。
【図４】請求項５の発明の実施例による電源バックアッ
プ装置を示す回路図である。
プ装置を示す回路図である。
【図５】請求項６の発明の実施例による電源バックアッ
プ装置を示す回路図である。
プ装置を示す回路図である。
【図６】従来の電源バックアップ装置を示す回路図であ
る。
る。
【図７】従来の電源バックアップ装置の動作を説明する
タイミング図である。
タイミング図である。
１ ＣＰＵ（判断手段） ３ Ｄ−ＲＡＭ（バックアップ対象素子） ５ 主電源 ６ バックアップ電源 ７ 充電中止手段 ９ ダイオード（一方向通電素子） １０ 電圧検出手段（第１の電圧検出手段） １１ 電圧検出手段（第２の電圧検出手段） １２ 仮負荷部 １５ 電源供給切断手段 １６ 切断電圧検出手段 １７ 切断情報格納手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 12/16 ３４０ Ｋ 9293−5Ｂ Ｈ 9293−5Ｂ Ｇ０６Ｆ 1/00 ３３３ Ｄ
Claims (7)
- 【請求項１】 バックアップ対象素子に給電する主電源
と、この主電源により充電され該主電源の給電電圧の低
下時に前記バックアップ対象素子に給電するバックアッ
プ電源と、前記主電源の給電時に前記バックアップ電源
の充電を中止する充電中止手段と、充電中止時に前記バ
ックアップ電源の給電電圧を検出する電圧検出手段と、
この電圧検出手段の検出電圧を取り入れて前記バックア
ップ電源の健全性を判断する判断手段とを備えた電源バ
ックアップ装置。 - 【請求項２】 バックアップ対象素子に給電する主電源
と、この主電源により充電され該主電源の給電電圧の低
下時に前記バックアップ対象素子に給電するバックアッ
プ電源と、前記主電源の給電時に前記バックアップ電源
の充電を中止する充電中止手段と、充電中止時に前記バ
ックアップ電源の給電電圧を検出する電圧検出手段と、
この電圧検出手段の検出電圧を取り入れて前記バックア
ップ電源の健全性を判断する判断手段と、前記充電中止
中における前記主電源の給電電圧の低下時、前記バック
アップ電源から前記バックアップ対象素子に給電するよ
うに前記充電中止手段と並列に接続した一方向通電素子
とを備えたことを特徴とする電源バックアップ装置。 - 【請求項３】 バックアップ対象素子に給電する主電源
と、この主電源により充電され該主電源の給電電圧の低
下時に前記バックアップ対象素子に給電するバックアッ
プ電源と、前記主電源の給電時に前記バックアップ電源
の充電を中止する充電中止手段と、前記バックアップ対
象素子のデータ保持電圧レベルを検出する第１の電圧検
出手段と、前記バックアップ電源のテスト電圧レベルを
検出する第２の電圧検出手段と、前記バックアップ対象
素子に相当し充電中止時に前記バックアップ電源から給
電を受ける仮負荷部と、この仮負荷部の消費電力に応じ
て前記バックアップ電源が低下し前記第２の電圧検出手
段の出力信号が有効でなくなってから計時を開始し前記
第１の電圧検出手段の出力信号が有効でなくなる時間を
測定し該測定時間を前記バックアップ電源の健全時にお
ける放電時間と比較して該バックアップ電源の健全性を
判断する判断手段とを備えた電源バックアップ装置。 - 【請求項４】 前記負荷の通電電流を前記バックアップ
対象素子のデータ保持電流より大きくしたことを特徴と
する請求項３記載の電源バックアップ装置。 - 【請求項５】 複数のバックアップ対象素子に給電する
主電源と、この主電源により充電され該主電源の給電電
圧の低下時に前記バックアップ対象素子に給電するバッ
クアップ電源と、前記バックアップ電源の給電電圧を検
出し該給電電圧が前記バックアップ対象素子が予め設定
された切断電圧になったとき、バックアップ対象素子を
分割し、それぞれ分割したグループごとの給電路に設け
た電源供給切断手段を作動させて該給電路を切断する切
断電圧検出手段とを備えた電源バックアップ装置。 - 【請求項６】 複数のバックアップ対象素子に給電する
主電源と、この主電源により充電され該主電源の給電電
圧の低下時に前記バックアップ対象素子に給電するバッ
クアップ電源と、前記バックアップ電源の給電電圧を検
出し該給電電圧が前記バックアップ対象素子が予め設定
された切断電圧になったとき、バックアップ対象素子を
分割し、それぞれ分割したグループごとの給電路に設け
た電源供給切断手段を作動させて該給電路を切断する切
断電圧検出手段と、この切断電圧検出手段で切断した前
記バックアップ対象素子の情報を格納する切断情報格納
手段とを備えた電源バックアップ装置。 - 【請求項７】 電源供給切断手段は、予め設定された切
断電圧に対応して重要度の低いバックアップ対象素子か
ら順次給電路を切断することを特徴とする請求項５また
は６に記載の電源バックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312011A JP3034741B2 (ja) | 1993-12-13 | 1993-12-13 | 電源バックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312011A JP3034741B2 (ja) | 1993-12-13 | 1993-12-13 | 電源バックアップ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160373A true JPH07160373A (ja) | 1995-06-23 |
| JP3034741B2 JP3034741B2 (ja) | 2000-04-17 |
Family
ID=18024141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312011A Expired - Lifetime JP3034741B2 (ja) | 1993-12-13 | 1993-12-13 | 電源バックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034741B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012081441A1 (ja) * | 2010-12-16 | 2012-06-21 | 株式会社東芝 | 映像表示制御装置、映像表示装置、および映像表示制御方法 |
| KR20170028096A (ko) * | 2015-09-03 | 2017-03-13 | 삼성전자주식회사 | 보조 전원 검사 방법 및 이를 적용한 전자 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269171U (ja) * | 1985-10-21 | 1987-04-30 | ||
| JPH01288948A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | メモリのデータ保護方式 |
| JPH0338711A (ja) * | 1989-07-05 | 1991-02-19 | Hitachi Ltd | メモリバックアップ方式 |
| JPH03223916A (ja) * | 1990-01-29 | 1991-10-02 | Hitachi Ltd | 予備電源装置、予備電力供給方法、電子機器、および情報処理システム |
| JPH0591225A (ja) * | 1991-05-15 | 1993-04-09 | Fuji Xerox Co Ltd | フアクシミリ装置 |
| JPH05189095A (ja) * | 1992-01-10 | 1993-07-30 | Fujitsu Ltd | 電子装置 |
-
1993
- 1993-12-13 JP JP5312011A patent/JP3034741B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269171U (ja) * | 1985-10-21 | 1987-04-30 | ||
| JPH01288948A (ja) * | 1988-05-16 | 1989-11-21 | Fujitsu Ltd | メモリのデータ保護方式 |
| JPH0338711A (ja) * | 1989-07-05 | 1991-02-19 | Hitachi Ltd | メモリバックアップ方式 |
| JPH03223916A (ja) * | 1990-01-29 | 1991-10-02 | Hitachi Ltd | 予備電源装置、予備電力供給方法、電子機器、および情報処理システム |
| JPH0591225A (ja) * | 1991-05-15 | 1993-04-09 | Fuji Xerox Co Ltd | フアクシミリ装置 |
| JPH05189095A (ja) * | 1992-01-10 | 1993-07-30 | Fujitsu Ltd | 電子装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012081441A1 (ja) * | 2010-12-16 | 2012-06-21 | 株式会社東芝 | 映像表示制御装置、映像表示装置、および映像表示制御方法 |
| JP2012130194A (ja) * | 2010-12-16 | 2012-07-05 | Toshiba Corp | 映像表示制御装置、映像表示装置、および映像表示制御方法 |
| KR20170028096A (ko) * | 2015-09-03 | 2017-03-13 | 삼성전자주식회사 | 보조 전원 검사 방법 및 이를 적용한 전자 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3034741B2 (ja) | 2000-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8513836B2 (en) | Drive control device for an electric load | |
| US20090128163A1 (en) | Simulated battery logic testing device | |
| US20080263409A1 (en) | Self-Test System | |
| JPS58201154A (ja) | アンチスキッド制御装置用マイクロコンピュータのモード監視制御装置 | |
| US20170192060A1 (en) | Enhanced protection, diagnosis, and control of power distribution and control units | |
| JP3988609B2 (ja) | 酸素センサの異常検出装置 | |
| JP2004295964A (ja) | 誤書込み防止回路および該誤書込み防止回路を含む半導体装置 | |
| JP2004326629A (ja) | 異常監視装置 | |
| JPH0656573B2 (ja) | 回路装置 | |
| JPH07160373A (ja) | 電源バックアップ装置 | |
| US5483635A (en) | Circuit for protecting a load control device from high and low voltage conditions | |
| JP6131251B2 (ja) | 自動車両のエラーメモリ内のエラーのドキュメンテーション | |
| EP0486222A2 (en) | Improvements in and relating to microprocessor based systems | |
| JP4288876B2 (ja) | メモリのバックアップ用電池の異常検出装置及びその異常検出方法 | |
| JPH11232181A (ja) | バッテリバックアップｒａｍの異常検出装置 | |
| JPH08202589A (ja) | 情報処理装置及び故障診断方法 | |
| CN109887539B (zh) | 基于March算法的RAM检测方法 | |
| JPH04294477A (ja) | メモリカードシステムの状態確認装置 | |
| KR0136864Y1 (ko) | 메모리 백업 장치 | |
| KR920007776Y1 (ko) | 데이타신호 보존 및 오 데이타신호 전송 방지회로 | |
| CN116599204A (zh) | 供电装置 | |
| EA042603B1 (ru) | Электрическая система для устройства, генерирующего аэрозоль | |
| JPS6234358Y2 (ja) | ||
| JPH0581928B2 (ja) | ||
| JPH02125350A (ja) | バックアップメモリの異常検出装置 |