JPH0289274A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、スタチックＲＡＭ等の読み書き可能メモリ
を備え、この読み書き可能メモリの入出力端子と接続さ
れた結合部によって端末機等の情報処理装置に挿抜され
るとともに、バックアップ電源により記憶データが保持
されるメモリカードに関するものである。

［従来の技術］ 第１３図に従来のメモリカードの回路構成を示す。図に
おいて、１は当該メモリカードが挿着される端末機から
供給される外部電源人力、２はアドレスバス、３はコン
トロールバス、４はデータバス、５はスタチックＲＡＭ
であり、これらのバス２〜４は当該メモリカードに設け
られた端末機との結合部とスタチックＲＡ　Ｍ　５の入
出力端子に接続されて端末機とのインターフェイスバス
となる。６は保護ダイオード、７は保護抵抗、８は一次
電池、９はコンデンサ、１０はこれらと外部電源入力１
間に挿入された直列ダイオードで、外部電源人力１が断
の時に一次電池８から保護抵抗７、保護ダイオード６を
介して電流が流出するのを防止する。１１は電圧検知Ｉ
Ｃ１１２はプルダウン抵抗で、１３はスタチックＲＡＭ
５の電源端子に供給される内部電源、１４は上記電圧検
知ＩＣ１ｌからスタチックＲＡＭ５のチップイネーブル
（ＧＥ）端子に供給されるＣＥコントロール信号を示し
ており、電圧検知ＩＣＩ　１は外部電源人力１の電圧が
規定値以上にある間はＣＥコントロール信号１４を“Ｈ
”レベルにする。

次に動作について説明する。

このメモリカードの端末機への挿着等により外部電源人
力１の電圧が規定値に達すると、電圧検知ＩＣＩＩはＣ
Ｅコン１−ロール信号１４を“Ｈ”レベルとする。従っ
て、スタチックＲＡＭ５のＣＥ端子は“Ｉ（”レベルと
なり、端末機からのアクセスが可能な状態となる。また
、スタチックＲＡＭ５の電源端子には内部電源１３とし
て外部電源人力１の電圧から直列ダイオード１０の１頃
方向電圧を差し引いた電圧が印加される。この内部電源
１３は一次電池８の電圧より高いので、保護ダイオード
６の作用により一次電池８の消耗は無い。

スタチックＲＡＭ５の読出し、書込みはアドレスバス２
．コントロールバス３．データバス４により可能であり
、コントロールバス３には一般的にチップイネーブル信
号（ＣＥ）、ライトイネーブル信号（ＷＥ）、アウトプ
ットイネーブル信号（σ百）があるが、スタチックＲＡ
Ｍ５のアクセス方法は周知の技術であり、ここでは省略
する。

一方、メモリカードを端末機から抜く等により外部電源
人力１が断となり、外部電源人力１の電圧が規定値より
小さくなると、電圧検知ＩＣＩ　１はＧＥコントロール
信号１４を“Ｌ　ＩＩレベルとするためスタチックＲＡ
Ｍ５はスタンバイ状態となる。また、内部電源１３とし
て一次電池８の電圧が保護抵抗７．保護ダイオード６を
介して供給されるためスタチックＲＡＭ５の記憶データ
は保持される。プルダウン抵抗１２は、当該メモリカー
ドの携帯時にあっても常にスタチックＲＡ　Ｍ　５のＣ
Ｅ端子をＯＶにする。また、コンデンサ９は、一般的に
はスタチックＲＡＭ５の動作時におけるピーク電流を流
す目的とノイズ吸収のために設けられている。

［発明が解決しようとする課題］ 従来のメモリカードは以上のように構成されているが、
以下のような問題点があった。

（１）活線挿抜をするとデータ化けが発生する場合があ
る。すなわち、スタチックＲＡＭ５の入出力端子が直接
外部に露出されてインターフェイスされるため、電源の
印加状態や入出力端子の動作状態（活線状態という）で
メモリカードを挿抜すると、メモリカードの結合部（一
般的にコネクタ結合する場合が多い）において各電極の
接触、離反順序が一定でなく不確定のため、タイミング
の不調の発生、異常電流の発生等を生じてスタチックＲ
ＡＭ５が誤動作しデータ化けが発生する。前記接触、離
反順序の不確定さは結合部電極の寸法バラツキや挿抜時
における斜め挿抜により発生し避けることは困難である
。また、挿抜時において前記結合部に発生するチャタリ
ングによっても、タイミング不調、異常電流の発生等を
生じてスタチックＲＡ　Ｍ　５が誤動作しデータ化けが
発生する。チャタリングはコネクタによる結合部ではそ
の寸法バラツキ、構造上から避けることは困難である。

更にチャタリングの発生は端末機にとっても好ましくな
く、例えば前記スタチックＲＡＭ５の入出力端子が端末
機のＣＰＵに直接接続された場合は、ＣＩ’Ｕの誤動作
の原因となり、場合によってはＣＰＵが暴走したり、ス
タチックＲＡＭ５を誤読出し、誤書込みをする場合があ
る。

（２）スタチックＲＡＭ５の入出力端子が直接外部に露
出しているため、外部からの静電気、電磁界に対し非常
に弱くデータ化けが発生しやすい。

（３）スタチックＲＡＭ５の入出力端子が直接外部に露
出しており、かつ外部電源人力１の規定値以上の電圧の
みでＣＥコントロール信号１４が１１）Ｐルベルになる
ため、容易にデータの読出し、書込みができる。従って
、セキュリティ機能を付加する場合には現状の回路では
不可能である。

ところで、メモリカードの特徴を端的に表現するならば
、高速アクセス、低消費電力の所持携帯形記憶メディア
と言える。他方、端末機の技術動向は情報の付加価値向
上、多機能・複合化にある。従って、リムーバブルなメ
モリカードは今後多用されると見る。この場合にメモリ
カードの記憶データは、端末機への挿抜、所持携帯時に
あって絶対にデータ化けが発生してはならない。す、な
わち、記憶データの絶対的保証が約束できるものでなけ
ればならない。また、情報の付加価値が向上するととも
にその情報のセキュリティが重要視されてきた。従って
、本発明では前記従来の問題点を解消して上記市場ニー
ズに応えることを目的とするものである。

［課題を解決するための手段］ この発明に係るメモリカードは、読み書き可能メモリの
入出力端子に３ステートバスバッファを備えるとともに
、情報処理装置とのインターフェイス手段を有し上記３
ステートバスバッファ及び読み書き可能メモリのイネー
ブル端子を制御するマイクロコンピュータを備えたもの
である。

［作用コ 基本的に電源の印加状態または入出力端子の動作状態で
メモリカードを挿抜すると、その結合部における接触、
離反順序やチャタリングの発生等の不確定かつ複雑な現
象のため、確実にデータ化けを防ぐことは困難である。

本発明では、このため読み出し可能メモリの入出力端子
を直接外部に露出しないように３ステートのパスバッフ
ァを設ける。メモリカードを挿抜する前に予めインター
フェイス手段を介してマイクロコンピュータに通報する
。マイクロコンピュータは通報を受けた後、前記３ステ
ートバスバッファを断（遮断）とする。従って、情報処
理装置側が活線状態にあってもメモリカード内部で遮断
するために、挿抜に伴う接触、離反順序やチャタリング
の影響は受けない。

また、読み書き可能メモリの入出力端子に静電気、電磁
界等に強い３ステートバスバッファを設けることで単体
に比べ静電気、電磁界に対して強くすることができる。

更に、読み書き可能メモリのイネーブル端子をマイクロ
コンピュータにより管理、制御することでセキュリティ
の付加が可能となる。

［実施例］ 以下、この発明の実施例を図について説明する。なお、
第１３図従来例と同一、または相当部分には同一符号を
用いてその説明は省略する。。

第１図にこの発明の一実施例によるメモリカードの回路
構成を示す０図において、１５ａ、１５ｂ、１６はスタ
チックＲＡＭ５．　　・・・、５の入出力端子に設けら
れた３ステートバスバッファで、１５ａはアドレスバス
２上に設けられた３ステート単方向パスバツフア、１５
ｂはライトイネーブル信号１７．アウトプットイネーブ
ル信号１８及びチップセレクト信号１９を含むコントロ
ールパス３上に設けられた３ステート単方向パスバツフ
ア、１６はデータバス４上に設けられた３ステート双方
向パスバツフアである。上記３ステート単方向パスバツ
フア１５ａ、１５ｂのゲート（Ｇ）端子はアンド回路２
０の出力信号２１で接〆断される。一方、３ステート双
方向パスバツフア１６のＤＩＲ端子はデータバス４の方
向を決めるもので、上記３ステート単方向パスバツフア
１５ｂからスタチックＲＡＭ５に出力されるアウトプッ
トイネーブル信号１８に接続される。また、そのＧ端子
は同じくチップセレクト信号１９に接続され、間接的に
前記アンド回路２０の出力信号２１によりその接／断が
可能となる。なお、２２は３ステート弔方向パスバツフ
ア１５ｂからスタチックＲＡＭ５に出力されるライトイ
ネーブル信号１７とチップセレクト信号１９のプルアッ
プ抵抗である。

２３は外部電源人力１を接／断する直列トランジスタ、
２４は直列トランジスタ２３の接／断を制御する電源制
御ＩＣで、外部電源人力１の電圧が規定値以上に達する
と直列トランジスタ２３を接（導通）とし、以下の時は
断（遮断）とする。

上記電源制御ＩＣ２４はその動作信号２５が“Ｈ”レベ
ルで動作、Ｌ”レベルで非動作となり、また、直列トラ
ンジスタ２３を接とする時゛ＩＩ”レベル、断とする時
“Ｌ″ルベルなる電源オン信号２６をアンド回路２０に
出力する。３ステート単方向パスバツフア１５ａ、１５
））のゲートを制御するこのアンド回路２０の出力信号
２１は上記電源オン信号２６とパスバッファ制御信号２
７のアンド出力となる。

２８は１チツプマイクロコンピユータで、内部にスタチ
ックＲＡＭ、プログラムＲＯＭ、ＥＥＰＲＯＭ、Ａ／Ｄ
変換機能及び入出力ポートを有するとともに、クロック
発生回路２９．電源オンリセラ１−回路３０が接続され
る。上記１チツプマイクロコンピユータ２８は端末機と
のインターフェイス手段として半二重通信ポート３１を
有し、端末機との間でデータのやりとりをすることがで
きる。従って、このメモリカードは、スタチックＲＡＭ
５のアドレスバス２．コントロールバス３゜データバス
４によるバスインターフェイスと１チツプマイクロコン
ピユータ２８の半二重通信ポート３１によるインターフ
ェイスを合わせ持つメモリカードと言える。また、上記
１チツプマイクロコンピユータ２８は前記電源制御ＩＣ
２４の動作信号２５とバスバッファ制御信号２７を出力
するとともに、個々のスタチックＲＡＭ５用のチップイ
ネーブル信号３２を出力する。従って、個々のチップイ
ネーブル信号３２を１チツプマイクロコンピユータ２８
で制御することで、個々のスタチックＲＡＭ５毎のセキ
ュリティ機能の付加が可能となる。

次に動作について説明する。

前述したように、１チツプマイクロコンピユータ２８は
端末側と種々のデータをやりとりするための手段として
通信ポート３１を有する。本実施例では、通信ポート３
１は一本であるため通信方式として半二重通信方式をと
る。半二重通信方式とは両方向の通信が可能であるが時
間的に重畳しない方式である０次に同期方式について説
明する。一般的によく用いられる方式として同期伝送方
式と調歩同期と呼ばれる非同期伝送方式の２種類がある
。何れも受信されるデータ信号自体からタイミング情報
を抽出し、これを基に同期を図っている。本実施例では
、同期方式として調歩同期による非同期伝送方式とする
。非同期伝送方式は、１符号を構成する直列に並べた２
値信号列の先頭にスタートピッ１−９末尾にストップピ
ッドと呼ばれる特殊ビット信号を付加して送信側の内部
基準とした成る速度でこれを符号単位に間欠的に送信し
、受信側ではスタートビットを検知すると自己の持つ時
計を基準にそれに続く２値信号列を受信しストップビッ
トまでで１符号と判断する方式であり、さらに１符号の
データの末尾にはパリティを付加する場合がある。第２
図に半二重、調歩同期による１符号の構成例を示す。一
般的にこの伝送方式は周知の技術である。

従って、端末機側と１チツプマイクロコンピュータ２８
間は半二重通信ポート３１を介して自由にデータ送受が
可能である。クロック発生回路２９は１チツプマイクロ
コンピユータ２８に基準クロックを供給し、電源オンリ
セット回路３０は電源オン時に１チツプマイクロコンピ
ユータ２８に確実なリセット信号を与えるもので、１チ
ツプマイクロコンピユータ２８はリセット解除後に動作
を開始する。一般的に１チツプマイクロコンピユータ２
８のリセット解除後は当該マイクロコンピュータ２８か
ら端末機側へ半二重通信ポート３１を介し譜パラメータ
が伝送される。詣パラメータとしては、例えばカードの
特性、属性に関するデータ類である。すなわち、カード
の構造。

寸法に関するデータ、メモリの種類、メモリ容量、アク
セスタイム、電池の形名、電池容量、スタンバイ電流、
バックアップ電流、１６ビツトバス／８ビツトバス、電
池電圧モニタの有無、ライトプロテクトスイッチの有無
等である。これらのデータは予め１チツプマイクロコン
ピユータ２８のＥＥＰＲＯＭに書込まれ記憶されている
。

従って、端末機側はこれらの諸パラメータを解読し、問
題がない場合はスタチックＲＡＭ５の活性化を行なう。

活性化とは端末機からスタチックＲＡＭ５のアクセスを
可能とすることを言う。この活性化手順の理解を容易に
するために、先ず電源制御ＩＣ２４の動作を以下に説明
する。

第３図に電源入力の接／断に関する要部を示す、電源制
御ＩＣ２４の動作／非動作は動作信号２５によって決定
される。動作信号２５が’　Ｈ”レベルになると電源制
御ＩＣ２４は動作状態に入り、外部電源入力１の電圧が
規定値に達した時に直列トランジスタ２３を接（導通）
とすると同時に電源オン信号２６に“Ｈ”レベルを出力
する。

動作信号２５が４４　Ｌ　＄３レベルにある間は直列ト
ランジスタ２３は断（遮断）で電源オン信号２６も“Ｌ
”レベルにある。この様子を第４図（ａ）。

（ｂ）に示すｅＶｔは電源制御ＩＣ２４が直列トランジ
スタ２３を接にする点の動作しきい値レベルである。

次に活性化手順を説明する。１チツプマイクロコンピユ
ータ２８から伝送された諸パラメータを解読して問題が
ない場合は、先ず端末機から半二重通信ポート３１を介
して１チツプマイクロコンピユータ２８に活性化する旨
の命令を出す、１チツプマイクロコンピユータ２８はそ
れを受けて先ず電源制御ＩＣ２４の動作信号２５を“Ｈ
”レベルにする。従って、上述した電源制御ＩＣ２４の
動作により直列トランジスタ２３は接となり、また電源
オン信号２６は“Ｈ”レベルになる。この状態では未だ
３ステート単方向パスバツフア１５ａ、１５ｂは断の状
態にある。次に１チツプマイクロコンピユータ２８がパ
スバッファ制御信号２７を“Ｉ−１”レベルにすると、
アンド回路２０の出力信号２１はｇｌＨ”レベルとなっ
て３ステート単方向パスバツフア１５ａ、１５を開とし
、３ステート双方向パスバツフア１６も開となる。ここ
で初めてアドレスバス２．コントロールパス３゜データ
バス４が端末機と接続され、スタチックＲＡＭ５へのア
クセスが可能となる。アクセス方法については従来技術
で述べたように周知の技術であるので説明は省略する。

次に、外部電源人力１に瞬停、瞬断が発生した場合の動
作を以下に説明する。第４図に示したように、しきい値
レベルＶＴによって直列トランジスタ２３は断となり、
外部電源人力１はそのまま降下するが、内部電源１３と
しては一次電池８により保護抵抗７．保護ダイオード６
を介して電源が供給される。また、３ステート単方向パ
スバツフア１５ａ、１５ｂも断となり、ライトイネーブ
ル信号１７．チップセレクト信号１９はプルアップ抵抗
２２により内部電源１３にプルアップされる。従って、
スタチックＲＡＭ５はデータを保持した状態を維持する
。復帰した場合は前述の承り諸パラメータの解読から再
スタートする。

次に活線挿抜について以下に説明する。

前述したように挿抜に伴う結合部（コネクタ結合）電極
の接触、＃ｉ反順序が不確定かつチャタリングの発生、
異常電流の発生等、複雑な現象が発生し、スタチックＲ
ＡＭ５の誤動作が発生する。

本実施例では、このため前述したようにスタチックＲＡ
　Ｍ　５の入出力端子に３ステートパスバッファ１５ａ
、１５ｂ、１６を設けるとともに、第５図に示すように
端末機側に族センサ３３を設け、メモリカードを抜く場
合に予め族センサ３３を作動し端末機のＣＰＵに割り込
み、またはＩ１０ボートに接続する。端末機のＣＰＵで
はこの信号を受け、半二重通信ポート３１を介して１チ
ツプマイクロコンピユータ２８にメモリカードを抜く旨
の指令を出す、これを受けて１チツプマイクロコンピユ
ータ２８はパスバッファ制御信号２７を“Ｌ″″″レベ
ル１次に電源制御ＩＣ２４の動作信号２５を“Ｌ”レベ
ルにする。従って、直列トランジスタ２３は断となると
ともに３ステート単方向パスバツフア１５　ａ　ｅ　１
５　ｂ及び３ステート双方向パスバツフア１６も断とな
り、端末機側が活線状態にあってもメモリカードの内部
は遮断されるため、挿抜に伴う種々の現象の影響は受け
ない、すなわち、端末機側が電源印加状態及び読出し、
書込み中であってもメモリカードの内部にある３ステー
ト単方向、双方向パスバッファ１５ａ、１５ｂ、１６を
遮断したのち挿抜するので、スタチックＲＡＭ５の記憶
データは確実に保証できる。

また、前記族センサ３３は端末機側のＣＰＵに接続され
、スタチックＲＡＭ５の読出し中、書込み中であっても
中止動作が可能となるため、誤書込み、誤読出しの心配
は全く無い。

挿着時は基本的に電源制御ＩＣ２４の動作信号２５とパ
スバッファ制御信号２７が１４Ｌ″ルベルとなるため、
端末機側が活線状態にあっても問題は無く、端末機側の
族センサ３３の状態によって活性化すれば良い。

一方、このメモリカードは、個々のスタチックＲＡＭ５
のチップイネーブル（ＧＥ）信号３２を１チツプマイク
ロコンピユータ２８で管理、制御することが可能である
ため、個々のスタチックＲＡＭ５毎のセキュリティ機能
の付加が可能である。また、１チツプマイクロコンピユ
ータ２８にはＥＥＰＲＯＭが内蔵され、このＥＥＰＲＯ
Ｍも当該マイクロコンピュータ２８で管理、制御される
。従って、スタチックＲＡ　Ｍ　５及び１チツプマイク
ロコンピユータ２８内のＥＥＦＲＯＭを端末機から読出
しできないシークレットエリアと読出しできるユーザエ
リアに分けることができる。

シークレットエリアには所有者確認のためのコードやユ
ーザエリアを管理するための情報等、秘密性の高い情報
が記憶、保存される。このエリアの情報は、メモリカー
ド内部の１チツプマイクロコンピユータ２８で管理され
、決して端末機から読出すことはできない。ユーザエリ
アは端末機から自由に読出し、書込みが可能である。す
なわち、メモリカード所有者の確認や正当性の確認を１
チツプマイクロコンピユータ２８が行なうため、より高
度のセキュリティ機能を構築することが可能である。但
し、スタチックＲＡＭ５のファイル管理については全て
半二重通信ポート３１を介し１チツプマイクロコンピユ
ータ２８の管理下で行なうものとし、スタチックＲＡＭ
５のシークレットエリアについてはチップイネーブル信
号３２は“Ｌ”レベルのままで決してａｔ　ＨＮレベル
になることはない、他方、ユーザエリアについてはチッ
プイネーブル信号３２を“Ｈ”レベルとすることで自由
に端末機からの読出し、書込みが可能である。

また、このメモリカードでは、スタチックＲＡＭ５の入
出力端子を直接外部に露出せず、３ステートバスバッフ
ァ１５ａ、１５ｂ、１６を介在しているため、この３ス
テートバスバッファ１５ａ、１５ｂ、１６に静電気耐量
の高いもの、ラッチアップフリーのバッファを使用する
ことにより、スタチックＲＡＭ５を外来の静電気、電磁
界から効果的に保護できる。

次に第６図にこの発明の他の実施例として多機能付きメ
モリカードの回路構成を示す。なお、第１図の実施例と
同一、または相当部分には同一符号を用いてその説明は
省略し、新たに付加された機能についてのみ説明する。

図において、３４は補助−次電池、３５は主−次電池８
と上記補助−次電池３４の切替のための２トランスフア
スイツチであり、上記各−次電池８．３４は２トランス
フアスイツチ３５を介して保護抵抗７．保護ダイオード
６に接続されるとともに、各−次電池８，３４の電池電
圧をモニタするために主−次電池電圧３６．補助−次電
池電圧３７が１チツプマイクロコンピユータ２８のＡ／
Ｄ変換ポートに接続される。３８は電池電圧が終止電圧
に近づいた時または交換日に達した旨を表示またはブザ
ー音にて警報するための表示器またはブザーであり、１
チツプマイクロコンピユータ２８からの表示またはブザ
ー制御信号３９により駆動制御される。４０は当該メモ
リカードをライ１−プロテクトモードに設定するための
ライトプロテクトスイッチであり、そのモード検出のた
めのライトプロテクトモード信号４１は１チツプマイク
ロコンピユータ２８に入力される。４２は実際にスタチ
ックＲＡＭ５にライトプロテクトをかけるために３ステ
ート単方向パスバツフア１５ｂからスタチックＲＡＭ５
へのライトイネーブル信号１７上に設けられた３ステー
ト単方向パスバツフアであり、１チツプマイクロコンピ
ユータ２８からのライトプロテクト制御信号４３によっ
て制御される。４４は当該メモリカードの内部に設けら
れた抜センサであり、抜センサ信号４５は１チツプマイ
クロコンピユータ２８に入力される。

次に上記各部の動作を説明する。

今、２トランスファスイッチ３５が図示のように主−次
電池８側に倒されているものとする。２トランスフアス
イツチ３５を介した主−次電池電圧３６は１チツプマイ
クロコンピユータ２８のＡ／Ｄ変換ポートに接続されて
いる。従って、１チツプマイクロコンピユータ２８は主
−次電池電圧３６をＡ／Ｄ変換し、その電圧値を求める
ことができる。

第７図（ａ）、（ｂ）に電池電圧の低下検出フローチャ
ートを示す。本フローチャートでは先ず、主−次電池８
に接続されているか補助−次電池３４に接続されている
かによって分岐する（ステップ１）。主−次電池８の場
合、Ａ／Ｄ変換しくステップ２ａ）、電池電圧が２．６
ｖに達したかを比較する（ステップ３ａ）。一般的に一
次電池（リチューム電池）の終止電圧は２．５Ｖである
から本実施例では低下検出レベルを２．６■とする。電
池電圧が２．６Ｖ以上の場合は使用可能と判定する（ス
テップ３ａ→４）。電池電圧が２．６ｖ以下の場合は交
換が必要とし、制御信号３９により表示器またはブザー
３８を駆動して表示器点灯またはブザー音（表示モード
Ｉ）にて警報を出力する（ステップ５ａ→６→７ａ）。

、使用可能な場合は表示器またはブザー３８を消灯また
は消音とする（ステップ４）。メモリカードの使用者は
上記表示器点灯またはブザー音があった場合には２トラ
ンスフアスイツチ３５を補助−次電池３４側に倒し主−
次電池８を交換することができる。２トランスフアスイ
ツチ３５を補助−次電池３４側に倒したまま放置した場
合は点滅表示またはブザー音を変え、早急に主−次電源
８を交換する旨の催促を促す（ステップ２ｂ→３ｂ→５
ｂまたは５ｃ）。表示モード■（ステップ５ｂ→６→７
ｂ）による点滅Ａまたはブザー音Ａは補助−次電池３４
が２．６ｖ以下の場合を９表示モード■（ステップ５ｃ
→６→７ｃ）による点滅Ｂまたはブザー音Ｂは２．６Ｖ
以上の場合を示す。なお、補助−次電池３４に切替えた
後、数日放置された場合でも特に問題とはならない。例
えばメモリカードのバックアップ電流（所持携帯時にお
ける電池から流れる電流）を２０μＡとし、補助−次電
池容量を５ｍＡＨとすると、バックアップ可能期間は、 ５０００ｕＡＨ／２０μＡ＝２５０時間となり、約１０
日ある。また、電池の交換時間は１分間もあれば充分で
あり、補助−次電池３４としては余り容量の大きなもの
は必要でなく数ｍＡＨもあれば充分である。

他の電池の消耗検知の方法として、最初にメモリカード
を使用した時に交換年月日・時間を１チツプマイクロコ
ンピユータ２８のＥＥＰＲＯＭに登録す・る方法がある
。この場合、主−次電池８の容量、バックアップ電流値
はＥＥＰＲＯＭに登録されているので、電池の放電寿命
は次のように計算される。

Ａ＝Ｃ／Ｉ Ａ；電池の放電寿命（時Ｉ旧 Ｃ；電池の容量（ｍＡ・時間） Ｉ；バックアップ電流（ｕＡ） 例として、Ｃ＝１６５ｍＡＨ，Ｉ＝２０．ｕＡとすると
、Ａ＝８２５０時間となる。従って、最初にメモリカー
ドを使った年月日・時間とカレンダー情報等から交換年
月日・時間が算出できる。この交換年月日・時間は１チ
ツプマイクロコンピユータ２８のＥ　Ｅ　ＰＲＯＭに登
録される。

第８図に電池交換日更新フローチャートを示す。原則と
して、メモリカードに電源を印加した場合はその都度そ
の時点における年月日・時間情報を端末機から半二重通
信ポート３１を介し１チツプマイクロコンピユータ２８
に転送する（ステップ１）。１チツプマイクロコンピユ
ータ２８ではこれをＥ　Ｅ　Ｐ　ＲＯＭに格納された最
新交換年月日・時間と比較照合する（ステップ３）。も
しイコールかオーバーしていれば表示またはブザー制御
信号３９により表示器またはブザー３８にて警報を出力
する（ステップ４）。周知の通り直列トランジスタ２３
を接（導通）とした場合は主−次電池８の消耗はない。

従って、直列トランジスタ２３の接（導通）の間は電池
寿命が延びるため電池交換日を延長する必要がある。す
なわち、ステップ２で次式により電池交換１」を更新す
る必要がある。

最新交換年月日・時間 ＝最新交換年月日・時間＋電源の″接″′時間以上の演
算は分単位で行なわれるが、交換日の判定は時間単位で
行なねれる。なお、電源′″接接待時間ステップ５〜７
で求められる。また、電源の断や瞬時停電の場合は電源
°′断″退避処理番こより最新交換年月日・時間をＥＥ
ＰＲＯＭに退避させる（ステップ８〜１０）、この処理
は第９図に示すようにＶＴ〜■１区間＝Ｔ以内に行なわ
れる。Ｖｕは１チツプマイクロコンピユータ２８の動作
電圧の下限値を示すものである。直列トランジスタ２３
が断となるとＶＴで電源オン信号２６が立ち下がるため
、この信号を１チツプマイクロコンピユータ２８の割込
み端子に加えることにより退避処理を行なうことができ
る。

以上のように、メモリカードに補助電池及び主電池と上
記補助電池の切替スイッチを内蔵し、また主電池の消耗
を前もってメモリカードに設けた表示器またはブザー等
で警報を出力することにより、上記切替スイッチにより
補助電池に切替えることで、極めて容易にスタチックＲ
ＡＭの記憶データを失うことなく主電池の交換が可能と
なる。

次にライトプロテクトスイッチ４０の動作について説明
する。ライトプロテクトスイッチ４０はスタチックＲＡ
Ｍ５の書込みを禁止するもので、ライトプロテクト側に
倒しておけば誤って端末機が書込み操作を行なってもス
タチックＲＡＭ５への書込み動作を未然に防止すること
ができる。

今、ライトプロテクトスイッチ４０をライトプロテクト
側に倒しておくと、ライトプロテクトモード信号４１を
介して１チツプマイクロコンピユータ２８はライトプロ
テクト状態であることを判断する０次に１チツプマイク
ロコンピユータ２８は“Ｌ”レベルのライトプロテクト
制御信号４３を３ステート単方向パスバツフア４２に加
える。

従って、当該３ステート単方向パスバツフア４２の出力
はフローティングとなるが、プルアップ抵抗２２の作用
により内部電源１３のレベルに固定され書込みができな
い状態となる。一方、ライトプロテクトスイッチ４０を
ノーマル側に倒しておくと、１チツプマイクロコンピユ
ータ２８は“Ｈｊｌレベルのライトプロテクト制御信号
４３を出力するため３ステート単方向パスバツフア４２
は接の状態となり書込みが可能となる。　また、ソフト
ウェアにより半二重通信ポート３１を介して１チツプマ
イクロコンピユータ２８にライトプロテクト命令を伝送
することによっても、ライトプロテクト及びその解除が
可能である。

次に族センサ４４の動作について説明する。

この族センサ４４はメモリカード内部に実装されるもの
で、メモリカードを抜く時にこの族センサ４４を操作す
ることにより、１チツプマイクロコンピユータ２８は抜
センサ信号４５を読込み。

パスバッファ制御信号２７に“Ｌ″ルベル出力するとと
もに電源制御ＩＣ２４の動作信号２５に“Ｌ”レベルを
出力することによって、３ステートバスバッファ１５ａ
、１３ｂ、１６及び直列トランジスタ２３を断とするこ
とができるため、抜時におけるスタチックＲＡＭ５の記
憶データは保証される。この族センサ４４にはスライド
スイッチまたはタッチパネルスイッチ等が考えられる。

第６図ではメモリカードを抜く時に族センサ４４を開と
する。従って、抜く時に抜センサ信号４５は“Ｈ１１レ
ベルとなる。挿着時は直列トランジスタ２３．各３ステ
ートバスバッファ１５ａ、１５ｂ、１６が断状態である
ので問題はない。

以上のように、メモリカードに族センサを設け、カード
を抜く時にこの族センサを操作すればメモリカード自体
でメモリカード内部の３ステート単方向、双方向パスバ
ッファを遮断するため、例え端末機側が活線状態にあっ
て抜いてもスタチックＲＡＭの記憶データが失われたり
化けることがなく、記憶データは保証される。

以上、第６図の多機能付きメモリカードの動作について
説明したが、他の動作については基本的に第１図の動作
と同一であるので省略する。

第１０図に外部クロック信号、外部リセット信号を用い
た他の実施例を示す。本実施例は第１図、第６図のクロ
ック発生回路２９を外部クロック信号４６とし、同じく
電源オンリセット回路３０を外部リセット信号４７とし
たもので、他の部分は第１図、第６図の回路と全く同一
である。第１１図に上記外部クロック信号４６．外部リ
セット信号４７と外部電源人力１の動作シーケンスを示
す。

第１２図にアドレスデコーダを付加した他の実施例を示
す。複数のスタチックＲＡＭ５を実装した場合でアドレ
スバス２．コントロールバス３゜データバス４から全て
のスタチックＲＡＭ５を直接制御したい場合にアドレス
デコーダ４８を設け、当該アドレスデコーダ４８の各出
力を各スタチックＲＡＭ５のＣＥ端子に接続する。アド
レスバス２を介してアドレス情報がアドレスデコーダ４
８に加えられると、該当する各スタチックＲＡＭ５の［
１端子に“Ｌ　ｐｐレベル信号が加えられ、該当しない
スタチックＲＡＭ５のＧＥ端子は“ＨＩＩレベル信号と
なる。本実施例は第１図、第６図のものにそのまま組み
込むことが可能であり、動作もすでに述べた内容と同一
である。

［発明の効果］ 以上述べたように、この発明によれば、読み書き可能メ
モリの入出力端子に３ステートバスバッファを備えると
ともに、情報処理装置とのインターフェイス手段を有し
上記３ステートバスバッファ及び読み書き可能メモリの
イネーブル端子を制御するマイクロコンピュータを備え
たことにより、活線挿抜時の接触、離反順序の不確定さ
やチャタリングによるタイミング不調、異常電流の発生
によって生じるデータ化け、及び携帯時等における外部
からの静電気や電磁界によって生じるデータ化けを防ぐ
ことができ、記憶データが確実に保証される。また、セ
キュリティ機能を付加することができ、秘密性の高い情
報の記憶保存が可能となる。

【図面の簡単な説明】

第１図はこの発明によるメモリカードの一実施例を示す
回路構成図、第２図は半二重、調歩同期による１符号の
構成例を示す図、第３図は電源入力の接／断に関する要
部を示す構成図、第４図（ａ）、（ｂ）は電源制御ＩＣ
の動作を示すタイミングチャート、第５図は端末機側の
抜センサを示す図、第６図は他の実施例による多機能付
きメモリカードを示す回路構成図、第７図（ａ）。 （ｂ）は電池電圧の低下検出フローチャート、第８図は
電池交換日更新フローチャート、第９９図は図、第１１
図はその動作シーケンスを示す図、第１２図は他の実施
例の要部構成図、第１３図は従来のメモリカードを示す
回路構成図である。 １は外部電源入力、２はアドレスバス、３はコントロー
ルバス、４はデータバス、５はスタチックＲＡＭ　（読
み書き可能メモリ）、８．３４は主、補助−次電池（バ
ックアップ電源）、１５ａ、１５ｂ、４２は３ステート
単方向パスバツフア、１６は３ステート双方向パスバツ
フア、２３は直列トランジスタ、２４は電源制御ＩＣ１
２７はパスバッファ制御信号、２８は１チツプマイクロ
コンピユータ、３１は半二重通信ポート（インターフェ
イス手段）、３２はチップイネーブル信号、３３．４４
は抜センサ、３５は２トランスフアスイツチ、３８は表
示器またはブザー、４０はライトプロテクトスイッチ、
４８はアドレスデコーダ。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 読み書き可能メモリを備え、この読み書き可能メモリの
   入出力端子と接続された結合部によって情報処理装置に
   挿抜されるとともに、バックアップ電源により記憶デー
   タが保持されるメモリカードにおいて、上記読み書き可
   能メモリの入出力端子に３ステートバスバッファを備え
   るとともに、情報処理装置とのインターフェイス手段を
   有し上記３ステートバスバッファ及び読み書き可能メモ
   リのイネーブル端子を制御するマイクロコンピュータを
   備えたことを特徴とするメモリカード。