JPH0721743B2

JPH0721743B2 - メモリカード回路

Info

Publication number: JPH0721743B2
Application number: JP62274359A
Authority: JP
Inventors: 正俊木村; 弘一早水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-29
Filing date: 1987-10-29
Publication date: 1995-03-08
Anticipated expiration: 2010-03-08
Also published as: JPH01116719A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置換え、半導体メモリの持つ高速
性，低消費電力，無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

〔従来の技術〕

第４図に従来のメモリカードの回路を示す。この図にお
いて、１はスタチックRAM群であり、複数のスタチックR
AM2を有している。３はアドレスデコーダ回路であり、
アドレスバス信号8,チップイネーブル信号９によりスタ
チックRAM群１の中から各スタチックRAM2を選択するた
めのスタチックRAM選択信号13を発生する。スタチックR
AM群１には周知のチップイネーブル信号（▲▼）9,
ライトイネーブル信号（▲▼）10,アウトプットイ
ネーブル信号（▲▼）11,及びデータバス信号12が
接続される。14は電源入力であり、これは複数のダイオ
ードを直列接続してなる電源電圧制御用ダイオード（以
下、シリーズダイオードと称す。）16を介して内部電源
15に供給される（なお、図では、シリーズダイオード16
を、簡単のために、単一のダイオードで示してい
る。）。この電源入力14が断（遮断）状態の時または所
持携帯時は電池６が動作し、電流制限をするシリーズ抵
抗5,逆充電を防止する保護ダイオード４を介し内部電源
15として電流を供給し、RAM2の記憶データをバックアッ
プする。また、７は等価的な負荷コンデンサ、17はプル
アップ抵抗である。なお、信号，▲▼，▲
▼，▲▼は“L"アクティブ（“L"で動作可能）であ
る。

第４図に示す回路は、メモリカードの回路としては必要
最小限の回路構成であり、一般に良く知られているもの
である。スタチックRAM群１の各スタチックRAM2を選択
するために、アドレスデコーダ回路３が使用される。こ
のアドレスデコーダ３の出力であるスタチックRAM選択
信号13は、各々対応するRAM2のチップセレクト信号に接
続されている。すなわち、この従来のメモリカードの回
路はRAM2の各端子信号を直接外部に出している回路であ
る。従って、本図に示す回路の動作は基本的にRAM2の単
体の動作に全く同一である。

以下、この回路の動作について説明する。

まず、電源入力14が無い場合の動作を説明する。RAM2,
アドレスデコーダ３にはシリーズ抵抗５及び保護ダイオ
ード４を介し電池６の電圧が供給されている。また、デ
コーダ３の出力であるRAM選択信号13は、チップイネー
ブル信号９の抵抗17が内部電源15にプルアップされてい
るので全部“H"レベルにある。よって、各RAM2の信号９
は“H"レベルとなるので、RAM2のデータバス信号12はフ
ローティング状態となる。従って、RAM2の記憶データは
消滅せず記憶を維持することができる。

次に、端末機から電源入力14が供給された場合の動作を
説明する。電源入力14はシリーズダイオード16を介し内
部電源15に供給される。一般的に、この時の内部電源15
の電圧は電池６よりも大きく設定されるため、保護ダイ
オード４の作用により内部電源15と電池６とは遮断され
る。よって、電池６は電流が流れないため消耗は無い。

RAM2の読出し（リード）及び書込み（ライト）の動作は
単体のRAMの動作と同一であるので、詳細な説明は省
き、以下簡単に説明する。まず、端末機からアドレスバ
ス信号８が入力され、デコーダ3,RAM2に印加される。デ
コーダ３はアドレスバス信号８に対応するRAM2のチップ
イネーブル信号（▲▼）９をデコードするが、実際
に出力に出るのはデコーダ３のチップイネーブル信号９
入力が“L"レベルの時である。今、該当のRAM2がデコー
ダ３により選択され、そのRAM2のチップイネーブル信号
▲▼が“L"であるとする。RAM2の記憶エリアにデー
タバス信号12からのデータを書込む（ライト）場合は、
その信号▲▼の“L"レベル区間にライトイネーブル
信号（▲▼）10を“L"レベルにすることで可能であ
る。この時、アウトプットイネーブル信号（▲▼）
11は“L"レベルとする。また、RAM2の記憶エリアから読
出す（リード）場合は、その信号▲▼の“L"レベル
区間に信号11を“L"レベルにすれば可能である。この
時、信号10は“H"レベルとする。また、信号９を“H"レ
ベルにすればRAM2のデータバス信号12はフローティング
状態となり、読出し（リード）も書込み（ライト）もで
きない状態となる。これらの動作は単体のRAMの動作に
同一であり、一般的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１）RAM2の単体の端子信号が外部に直接露出（出力）し
ており、端末機の動作状態（電源入力14が供給状態）で
メモリカードを挿入する場合，引抜く場合に、メモリカ
ードと端末機との結合手段箇所の信号レベル不安定さ
（挿入，引抜きの瞬間を従えた時、各信号は同一レベル
で変化せず短時間的に差異が発生する）により、RAM2の
記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源入
力14を断とした場合に、チップイネーブル信号９及びラ
イトイネーブル信号10が端末機側で“L"レベルである
と、シリーズ抵抗5,保護ダイオード4,プルアップ抵抗17
を介し電池６の電流が端末機側に流出し、電池６は瞬時
に放電，消耗する。

３）基本的にRAM2の各端子信号が外部に出力しているた
めに、静電気耐量はRAM2の単体の静電気耐量に依存す
る。

４）所持携帯時のメモリカードの入出力インピーダンス
はRAM2,アドレスデコーダ回路３の単体のインピーダン
スに依存し、これが一般的には非常にハイインピーダン
スのため、静電気耐量，電磁界耐量は低い値となる。

５）RAM2が増加すると信号９〜12の各信号の入出力容量
が増加し、各信号の立上り，立下り時間が非常に長くな
り、RAM2の単体における規格値を満足しなくなり電気的
性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状態（通電状
態）で接続されている時においてメモリカードを直接引
抜いたり、直接挿入したりしてもRAM等半導体メモリの
記憶データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量，電磁界
耐量の高い高信頼性の大容量メモリカード回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカード回路は、所持携帯形のメモ
リカードの内部回路であって、複数の半導体メモリを有
するメモリ群と、上記半導体メモリの入出力信号がこれ
を介して上記半導体メモリへ入力されるよう，上記半導
体メモリの入力端子に接続された、上記半導体メモリの
１端子信号に対して直列接続される第１のアナログスイ
ッチ，及び接地に対して並列接続される第２のアナログ
スイッチを有するアナログスイッチを含んでなる単方向
ノンインバータバッファと、上記半導体メモリの入出力
信号がこれを介して上記半導体メモリへ入出力されるよ
う，上記半導体メモリの入出力端子に接続された、上記
半導体メモリの１端子信号に対して直列接続される第１
のアナログスイッチ，及び接地に対して並列接続される
第２のアナログスイッチを有するアナログスイッチを含
んでなる双方向３ステートバッファと、電源入力と内部
電源との間に設けられ、該電源入力の電圧に応じてこれ
らの間を導通状態または非導通状態に切り換える電源電
圧制御用トランジスタと、外部の端末機と上記メモリカ
ードとの結合部における最も短いピンコンタクトにより
発生されるカード挿抜信号，及び上記電源入力の電圧に
基づいて、上記単方向ノンインバータバッファ及び双方
向３ステートバッファを接続状態または遮断状態にする
ための信号を出力する電源電圧検出回路とを備えたこと
を特徴とするものである。

〔作用〕

この発明においては、１）半導体メモリの入力信号であるアドレスバス信号，
信号▲▼，▲▼，▲▼に上記単方向ノンイ
ンバータバッファを、入出力信号に上記双方向３ステー
トバッファを設けることにより、メモリカードの半導体
メモリの各端子信号が直接に外部へ露出することが防止
され、複数の半導体メモリが実装されても単一と同一の
電気性能が達成できる。

２）電源電圧制御用トランジスタにより電源入力と内部
電源とが導通または非導通状態とされ、電源電圧及びカ
ード挿抜信号を入力とする電源電圧検出回路により、上
記単方向ノンインバータバッファ，双方向３ステートバ
ッファを接（接続状態），または断（遮断状態）とする
信号が発生される。

３）上記単方向ノンインバータバッファ，双方向３ステ
ートバッファを、半導体メモリの１端子信号に対して直
列接続される第１のアナログスイッチ，及び接地に対し
て並列接続される第２のアナログスイッチからなるアナ
ログスイッチを有してなるものとしたことにより、上記
電源入力が規定値以上の場合は前記直列接続されたアナ
ログスイッチが接（接続状態）となると同時に、接地に
対し並列接続されたアナログスイッチが断（遮断状態）
となり、また、電源入力が規定値以下の場合は直列接続
されたアナログスイッチが断（遮断状態）となると同時
に、接地に対し並列接続されたアナログスイッチが接
（接続状態）となる。

４）上記カード挿抜信号の発生手段を端末機とメモリカ
ードとの結合部における最も短いピンコンタクトによる
手段とすることにより、このカード挿抜信号は、メモリ
カードを抜く場合にはまず始めに“L"レベルになり、ま
たメモリカードの所持携帯時は“L"レベルを維持し、メ
モリカードを挿入する場合は最後に“H"レベルとなる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を示
す。図中、１ないし17は基本的に第４図に同一である。
RAM2の全端子信号を直接外部に露出させないために、単
方向ノンインバータバッファ18及び双方向３ステートバ
ッファ19を介してRAM2と外部とを接続する。端末機から
の外部電源入力14とメモリカード22の内部電源15との間
に、複数のトランジスタを直列接続してなる電源電圧制
御用トランジスタ（以下、シリーズトランジスタとも称
す。）20と電源電圧検出回路21を介する（なお、図で
は、シリーズトランジスタ20を、簡単のために、単一の
トランジスタで示している。）。メモリカード22の所持
携帯時、プルダウン抵抗（R_M）23は接地レベル、すなわ
ち“L"レベルにする。検出回路21を動作，非動作させる
ためにカード挿抜信号24を入力する。カード挿抜信号24
＝“H"レベルの時に検出回路21は動作可能状態になり、
ここに電源入力14が規定値以上の電圧になると、トラン
ジスタ20が導通状態となると同時に検出回路21の接／断
信号24aは“H"レベルとなり、バッファ18,19は接（接続
状態）となる。電源入力14が規定値以下の電圧になる
と、トランジスタ20が断（遮断状態）となると同時にバ
ッファ18,19も断（遮断状態）となる。カード挿抜信号2
4＝“L"レベルの場合は、無条件にトランジスタ20,バッ
ファ18,19を断とする。25は端末機側にプルアップ抵抗
（R_T）.26を介し、カード挿抜信号24に接続されるもの
で端末機とメモリカード22との全結合部中、最も短いピ
ンコンタクトである。

また、第２図（ａ）は単方向ノンインバータバッファ18
を示す内部回路図であり、第２図（ｂ）はその等価回路
動作説明図である。第３図（ａ）は３ステートバッファ
19を示す内部回路図であり、第３図（ｂ）はその等価回
路動作説明図である。これらの図において、30は信号制
御用アナログスイッチであり、スタチックRAMの全端子
信号に対し直列接続されている。31は保護用アナログス
イッチであり、接地に対し接続されている。32はノンイ
ンバータバッファ、33はインバータバッファ、34は３ス
テートバッファＡ、35は３ステートバッファＢ、36はNA
ND回路Ａ、37はNAND回路Ｂである。なお、第２図（ａ）
及び第３図（ａ）のバッファ18,19は一般的にはＮ個の
ゲート回路が組込まれるが、ここでは省略して１ゲート
当りの内部回路図を示している。また、バッファ18,19
の各動作は、以下に示す真理値表1,2による。

第１図に示した本実施例のメモリカード回路各部の動作
説明を容易にするために、まずバッファ18,19の動作を
第２図，第３図，及び真理値表1,2を用いて以下に説明
する。

第２図（ｂ）に示すように、入力端子と出力端子との間
に直列接続するアナログスイッチ30とノンインバータバ
ッファ32及び接地とバッファ32の入力側とに接続された
アナログスイッチ31を設ける。真理値表１に示すよう
に、Ｅ端子が“H"レベルの場合はスイッチ30＝Ｎ（接）
となり、スイッチ31＝OFF（断）となる。Ｅ端子が“L"
レベルの場合はスイッチ30＝OFF（断），スイッチ31＝O
N（接）となる。すなわち、第２図（ａ）においてＥ端
子が“H"レベルになるとバッファ32,33を介しスイッチ3
0＝ON（接），スイッチ31＝OFF（断）となり、入力端子
と出力端子が接続状態となり信号伝達が可能となる。次
に、Ｅ端子が“L"レベルになるとバッファ32,33を介し
スイッチ30＝OFF（断），スイッチ31＝ON（接）となる
ため、入力端子と出力端子は遮断状態となり信号伝達は
不可となる。この場合に、端末機とメモリカードとのイ
ンターフェイスは遮断状態にあるが、スイッチ31がON
（接）となり数10Ω〜数100Ωの抵抗値にて設置される
ため、“L"レベルになる。従って、バッファ32を介しRA
M2の入力端子は、“L"レベルになり、低インピーダンス
状態となる。

次に、バッファ19の動作について説明する。第３図，真
理値表２に示すように、端子が“L"レベルの場合はス
イッチ30＝ON（接），スイッチ31＝OFF（断）となる。
端子が“H"レベルの場合はスイッチ30＝OFF（断），
スイッチ31＝ON（接）となる。また、端子＝“L"レベ
ルの条件においてDIR端子が“L"レベルの場合はバッフ
ァ34＝ON（接）となり、入出力端子Ａから入出力端子Ｂ
へ信号伝達が可能となる。ただし逆方向、すなわち入出
力端子Ｂから入出力端子Ａへの信号伝達は不可となる。
次に、DIR端子が“H"レベルの場合はバッファ35＝ON
（接）となり、入出力端子Ｂから入出力端子Ａへ信号伝
達が可能となる。逆方向、すなわち入出力端子Ａから入
出力端子Ｂへの信号伝達は不可となる。また、真理値表
２で分るように、スイッチ30,31のON/OFFは端子で決
まるが、DIR端子は端子＝“L"レベルの時に有効にな
ることが分る。今、端子＝“L"レベル,DIR端子＝“L"
レベルにするとバッファ33及びNAND回路36,37を介しバ
ッファ34＝ON（接），バッファ35＝Ｚ（断）となる。ま
た、端子＝“L"レベル,DIR端子＝“H"レベルにすると
バッファ33及びNAND回路36,37を介しバッファ34＝Ｚ
（断），バッファ35＝ON（接）となることが分る。

以上のことから、バッファ18のＥ端子，バッファ19の
端子をディセイブルにした場合はスイッチ30＝OFF
（断），スイッチ31＝ON（接）となり、端末機とメモリ
カード間のインターフェイスが遮断されるとともに、RA
M2の入出力端子が低インピーダンスにて接地されること
が分る。

次に、第１図に従って各部の動作を以下の４つのモード
に分けて説明する。

動作モード1:端末機とメモリカードが活線状態（通電状
態）にある場合の動作動作モード2:所持携帯時にある場合の動作動作モード3:動作モード２から活線状態にある端末機に
メモリカードを挿入する場合の動作動作モード4:動作モード１からメモリカードを抜く場合
の動作なお、第１図においてメモリカード22に実装されるRAM
2,デコーダ3,バッファ18,19の電源は全て内部電源15に
接続されているものとする。

まず、動作モード１について以下説明する。

端末機側から電源入力14が供給されている状態でかつプ
ルアップ抵抗26を介しカード挿抜信号24が供給されてい
る。通常R_T R_Mに設定されるので、カード挿抜信号24＝
“H"レベルにあるから、電源電圧検出回路21は動作可能
状態にある。ここで、電源入力14が規定値以上になると
（正常な電圧に達すると）検出回路21が動作し、シリー
ズトランジスタ20を接（接続状態）とし、電源入力14が
内部電源15に供給される。これと同時に検出回路21の接
／断信号24aが“H"レベルとなり、バッファ18のＥ端子
に供給されバッファ18はイネーブル状態になる。従っ
て、真理値表１からバッファ18のスイッチ30＝ON,スイ
ッチ31＝OFFとなり、端末機とメモリカードは接続可能
状態にある。また、バッファ19の動作はバッファ18の入
力端子である▲▼，▲▼の論理で決まる。これ
については後で説明する。内部電源15の電圧値は電池６
の電圧値よりも高いため、保護ダイオード４の作用によ
り電池６は非接続状態となり電流は流れない。この状態
でRAM2の読出し，書込みは、以下の手順で行われる。ま
ず、端末機からアドレスバス８が供出されるとバッファ
18を介しデコーダ３に印加される。ここで▲▼端子
に“L"レベルを加えるとデコーダ３が動作し、該当する
アドレスのRAM2を選定するRAM選択信号13を発生する。
従って、バッファ19の端子がイネーブル状態となり、
データバス12の送受が可能となる。この状態でRAM2にデ
ータバス信号12を書込む場合は、▲▼端子＝“H"レ
ベルとし、▲▼端子を“L"レベルにすればデータを
書込むことができる。バッファ19の信号伝達の方向は、
＝“L",DIR＝“H"であるから真理値表２よりバッファ
19のバッファ35＝ON（接）となり、入出力端子Ｂから入
出力端子Ａへの方向であることが分る。この状態で次に
RAM2から信号12へ読出す場合は、▲▼＝“H",▲
▼＝“L"とすれば、RAM2の内部データを信号12へ取出
すことができる。バッファ19の信号伝達の方向は＝
“L",DIR＝“L"であるから真理値表２よりバッファ34＝
ON（接）となり、入出力端子Ａから入出力端子Ｂへの方
向であることが分る。

次に、動作モード２について以下説明する。

端末機から電源入力14が無いことから、またプルダウン
抵抗23が接地レベルにあることから、検出回路21は非動
作でありトランジスタ20＝OFF（断）状態にある。従っ
て、内部電源15は電池６→シリーズ抵抗５→ダイオード
４を介し電池電圧が供給された状態にある。すなわち、
RAM2の記憶データを保持する状態を維持している。他
方、バッファ18のＥ端子は検出回路21の接／断信号24a
が“L"レベルにあるから、ディセイブル状態にある。ま
た、バッファ19の端子は▲▼端子がバッファ18に
より遮断されているから、抵抗17によりプルアップルさ
れ“H"となり、ディセイブルの状態にある。従って、真
理値表1,2からスイッチ30＝OFF（断），スイッチ31＝ON
（接）となり、RAM2の全端子信号は低インピーダンスに
あることが分る。よって、メモリカードの所持携帯時は
静電気及び電磁界耐量はRAM2の単体に比較して格段に向
上できることが分る。

次に、動作モード３について以下説明する。

動作モード２から活線状態にある端末機に挿入する場合
は、メモリカードの結合部25の作用が有効的に働く。す
なわち、端末機にメモリカードを挿入する瞬間において
はまず短ピンコンタクト25以外の結合部コンタクトが結
合される。この時、コンタクト25は未だ接触していない
ので、動作モード２を持続する。続いて、コンタクト25
が接触して初めてカード挿抜信号24が供給されて動作モ
ード１に移る。従って、端末機が活線状態にある場合に
メモリカード22を挿入しても、結合部に発生する端末機
各端子信号のレベル変動及び時間的差異に影響を受ける
ことは全く無い。すなわち、RAM2の全端子信号は低イン
ピーダンス状態を維持して挿入するために、たとえば挿
入時に静電気または電磁界に伴うノイズが侵入しても全
く問題は無い。以降の動作は動作モード１に同一である
ので省略する。

最後に、動作モード４について以下説明する。

動作モード１からメモリカードを抜く場合は、メモリカ
ードの結合部25が有効的に働く。すなわち端末機との結
合部の内まずコンタクト25が離れるために、カード挿抜
信号24が無くなり抵抗23が瞬時に“L"レベルになる。従
って、検出回路21は非動作となりトランジスタ20はOFF
（断）となるとともに、検出回路21の接／断信号24aも
“L"レベルとなる。よって、バッファ18のＥ端子＝“L"
となりディセイブルとなる。またバッファ19の端子は
バッファ18がディセイブルであるから▲▼端子が遮
断され、抵抗17の作用によってプルアップされ“H"レベ
ルとなりディセイブルとなる。この状態は動作モード２
に同一である。この後、端末機の他端子信号が離れる。
この時、結合部に発生するレベル変動，時間的差異に全
く影響を受けることは無い。また、RAM2の全端子信号が
低インピーダンス状態になっているから、静電気，電磁
界の影響を受けることは無く、完全にRAM2の記憶データ
を破損することなく抜くことが可能である。

以上の動作から、端末機が活線状態ある場合にメモリカ
ードを挿抜しても、RAM2の記憶データは保証される。ま
た、所持携帯時における静電気，電磁界耐量を格段に向
上させることが可能である。

なお、上記実施例によれば半導体メモリをスタチックRA
Mとしたが、電池，シリーズ抵抗，保護ダイオードを除
けば本発明は他のOTP（ワンタイムプログラマブル）RO
M,マスクROM,EEPROM等の半導体メモリにおいても上記実
施例を同様の効果が期待できる。

また、単方向ノンインバータバッファ及び双方向３ステ
ートバッファは周知のICにて構成できるが、これを一つ
の集積回路にすること、また全回路をゲートアレイ化す
ることも容易に可能である。さらに電源電圧検出回路を
含めたゲートアレイ化も周知の技術で可能である。従っ
て、大幅なコスト削減が可能である。

〔発明の効果〕

以上のように、この発明に係るメモリカード回路によれ
ば、以下に示す効果がある。

１）半導体メモリの全端子信号を直接外部に露出せず単
方向，双方向のバッファを介して端末機と接続したの
で、複数の半導体メモリを実装しても単品並の電気的特
性が得られる。従って端末機とのインターフェイスバス
の布線が長くなっても電気的特性が落ちることは無く、
高信頼性の大容量メモリカードが実現可能となる。

２）上記単方向，双方向のバッファのアナログスイッチ
を半導体メモリの端子信号に対し直列接続するとともに
接地に対し並列接続し、電源入力と内部電源との間に電
源電圧制御用トランジスタを設け、端末機とメモリカー
ドとの結合部における最も短いコンタクトにより発生さ
れるカード挿抜信号及び電源電圧を入力とする電源電圧
検出回路を設け、その出力信号により電源電圧制御用ト
ランジスタ及び単方向，双方向のバッファを接／断する
ようにしたので、端末機が活線状態にある場合にカード
を挿抜しても記憶データを破壊することが防止され、挿
抜の瞬間に半導体メモリの全端子信号を確実に端末機か
ら遮断して低インピーダンスにすることができ、極めて
静電気，電磁界耐量が高くなり、耐ノイズ性能が格段に
向上できる。また、カード所持携帯時においても耐ノイ
ズ性能が格段に向上する。さらに、電源入力が無い場合
に電池電流が端末機に流出することを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図（ａ）は単方向ノンインバータバッファを
示す内部回路図、第２図（ｂ）はその等価回路動作説明
図、第３図（ａ）は双方向３ステートバッファを示す内
部回路図、第３図（ｂ）はその等価回路動作説明図、第
４図は従来のメモリカード回路を示す図である。１はスタチックRAM群、２はスタチックRAM、３はアドレ
スデコーダ回路、４は保護ダイオード、５はシリーズ抵
抗、６は電池、７はコンデンサ、８はアドレスバス信
号、９はチップイネーブル信号（▲▼）、10はライ
トイネーブル信号（▲▼）、11はアウトプットイネ
ーブル信号（▲▼）、12はデータバス信号、18は単
方向ノンインバータバッファ、19は双方向３ステートバ
ッファ、20はシリーズトランジスタ、21は電源電圧検出
回路、22はメモリカード、23はプルダウン抵抗、24はカ
ード挿抜信号、25は最も短い短ピンコンタクト、30は信
号制御用アナログスイッチ、31は保護用アナログスイッ
チ、32はノンインバータバッファ、33はインバータバッ
ファ、34は３ステートバッファＡ、35は３ステートバッ
ファB36はNAND回路Ａ、37はNAND回路Ｂである。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】所持携帯形のメモリカードの内部回路であ
って、複数の半導体メモリを有するメモリ群と、上記半導体メモリの入力信号がこれを介して上記半導体
メモリへ入力されるよう，上記半導体メモリの入力端子
に接続された、上記半導体メモリの１端子信号に対して
直列接続される第１のアナログスイッチ，及び接地に対
して並列接続される第２のアナログスイッチを有するア
ナログスイッチを含んでなる単方向ノンインバータバッ
ファと、上記半導体メモリの入出力信号がこれを介して上記半導
体メモリへ入出力されるよう，上記半導体メモリの入出
力端子に接続された、上記半導体メモリの１端子信号に
対して直列接続される第１のアナログスイッチ，及び接
地に対して並列接続される第２のアナログスイッチを有
するアナログスイッチを含んでなる双方向３ステートバ
ッファと、電源入力と内部電源との間に設けられ、該電源入力の電
圧に応じてこれらの間を導通状態または非導通状態に切
り換える電源電圧制御用トランジスタと、外部の端末機と上記メモリカードとの結合部における最
も短いピンコンタクトにより発生されるカード挿抜信
号，及び上記電源入力の電圧に基づいて、上記単方向ノ
ンインバータバッファ及び双方向３ステートバッファを
接続状態または遮断状態にするための信号を出力する電
源電圧検出回路とを備えたことを特徴とするメモリカー
ド回路。