JPH0775012B2 - 情報カード - Google Patents
情報カードInfo
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- JPH0775012B2 JPH0775012B2 JP1304245A JP30424589A JPH0775012B2 JP H0775012 B2 JPH0775012 B2 JP H0775012B2 JP 1304245 A JP1304245 A JP 1304245A JP 30424589 A JP30424589 A JP 30424589A JP H0775012 B2 JPH0775012 B2 JP H0775012B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複数個の揮発性メモリ回路を内蔵し、該揮発
性メモリ回路の保持データを内部電池によりバックアッ
プ可能な情報カードに関し、特に外部電源のオフ時や内
部電池によるメモリバックアップ時の外来ノイズによる
保持データの破壊を防止するための手段を備えた情報カ
ードに関するものである。
性メモリ回路の保持データを内部電池によりバックアッ
プ可能な情報カードに関し、特に外部電源のオフ時や内
部電池によるメモリバックアップ時の外来ノイズによる
保持データの破壊を防止するための手段を備えた情報カ
ードに関するものである。
第３図は、揮発性メモリ回路のICを複数個内蔵した従来
の情報カードとしてのメモリカードのブロック図であ
る。同図において、３は外部電源より電源入力端子25を
通して供給されるメモリカード用の外部5V電源７の電圧
を監視する電源電圧検出回路であり、この電源電圧検出
回路３はその第１出力端子４がPNPトランジスタ６のベ
ースに接続されていて、その出力により該トランジスタ
６をオン／オフ制御して外部5V電源７と内部電源19を切
換え動作する。また、電源電圧検出回路３の第２出力端
子５は、アドレスデコード回路８の「Ｈ」アクティブイ
ネーブル入力端子９およびカードイネーブル入力用バッ
ファ14の「Ｈ」アクティブアウトプットコントロール入
力端子15に接続され、前記アドレスデコード回路８のア
ドレスデコード出力11は、メモリカード本体を構成する
複数個の揮発性メモリ回路121〜12nの各チップセレクト
入力端子131〜13nに接続されている。また前記アドレス
デコード回路８の「Ｈ」アクティブイネーブル入力端子
９は高周波入力インピーダンスを低下するためにコンデ
ンサ２を介してOV電源20に接続されており、前記カード
イネーブル入力用バッファ14の３ステート出力は、前記
アドレスデコード回路８「Ｌ」アクティブイネーブル入
力端子10に接続されている。そして前記揮発性メモリ回
路121〜12nは、外部5V電源７と内部電源19を切換えるト
ランジスタ６のコレクタ側の電源ラインに共通に接続さ
れていて、その電源ラインには逆流防止用のダイオード
16および電流制限抵抗17を経て１次電池18が接続され、
この１次電池18にて各揮発性メモリ回路121〜12nの保持
データをバックアップするものとなっている。なお、21
はカードイネーブル端子、22はカードイネーブル入力用
バッファ14の出力を内部電源19の電圧にプルアップする
ための抵抗、23はカードイネーブル入力バッファ14の入
力を外部電源７の電圧にプルアップするための抵抗、24
はアドレスデコード回路８へメモリカードの上位アドレ
ス入力を供給する上位アドレス入力端子、26はOV電源入
力端子である。なお、電源電圧検出回路４、アドレスデ
コード回路８、揮発性メモリ回路121〜12n、バッファ14
等はIC（集積回路）でそれぞれ実現される。
の情報カードとしてのメモリカードのブロック図であ
る。同図において、３は外部電源より電源入力端子25を
通して供給されるメモリカード用の外部5V電源７の電圧
を監視する電源電圧検出回路であり、この電源電圧検出
回路３はその第１出力端子４がPNPトランジスタ６のベ
ースに接続されていて、その出力により該トランジスタ
６をオン／オフ制御して外部5V電源７と内部電源19を切
換え動作する。また、電源電圧検出回路３の第２出力端
子５は、アドレスデコード回路８の「Ｈ」アクティブイ
ネーブル入力端子９およびカードイネーブル入力用バッ
ファ14の「Ｈ」アクティブアウトプットコントロール入
力端子15に接続され、前記アドレスデコード回路８のア
ドレスデコード出力11は、メモリカード本体を構成する
複数個の揮発性メモリ回路121〜12nの各チップセレクト
入力端子131〜13nに接続されている。また前記アドレス
デコード回路８の「Ｈ」アクティブイネーブル入力端子
９は高周波入力インピーダンスを低下するためにコンデ
ンサ２を介してOV電源20に接続されており、前記カード
イネーブル入力用バッファ14の３ステート出力は、前記
アドレスデコード回路８「Ｌ」アクティブイネーブル入
力端子10に接続されている。そして前記揮発性メモリ回
路121〜12nは、外部5V電源７と内部電源19を切換えるト
ランジスタ６のコレクタ側の電源ラインに共通に接続さ
れていて、その電源ラインには逆流防止用のダイオード
16および電流制限抵抗17を経て１次電池18が接続され、
この１次電池18にて各揮発性メモリ回路121〜12nの保持
データをバックアップするものとなっている。なお、21
はカードイネーブル端子、22はカードイネーブル入力用
バッファ14の出力を内部電源19の電圧にプルアップする
ための抵抗、23はカードイネーブル入力バッファ14の入
力を外部電源７の電圧にプルアップするための抵抗、24
はアドレスデコード回路８へメモリカードの上位アドレ
ス入力を供給する上位アドレス入力端子、26はOV電源入
力端子である。なお、電源電圧検出回路４、アドレスデ
コード回路８、揮発性メモリ回路121〜12n、バッファ14
等はIC（集積回路）でそれぞれ実現される。
次にこの従来例の動作について第２図に示す電源電圧検
出回路３の動作信号波形を参照して説明する。第３図に
おいてメモリバックアップ時、つまり外部5V電源７の電
圧が例えば4.25V未満の場合は（第２図（ａ））、電源
電圧検出回路３はそれを検出して第１出力端子４の出
力、つまり吸込み電流出力をオフにすると共に（第２図
（ｃ））、第２出力端子５の電圧出力を「Ｌ」レベルに
するため（第２図（ｂ））、トランジスタ６はオフ動作
し、アドレスデコード回路８の「Ｈ」アクティブイネー
ブル入力端子９の信号、およびカードイネーブル入力用
バッファ14の「Ｈ」アクティブアウトプットコントロー
ル入力端子15の信号が「Ｌ」となる。そのため、このア
ドレスコード回路８のアドレスデコード出力11はすべて
「Ｈ」となり、メモリカード内の揮発性メモリ回路121
〜12nは、内部電源19つまり１次電池18より供給される
電源電圧により全てスタンドバイ状態となり、メモリ回
路121〜12n内のデータが保持される。
出回路３の動作信号波形を参照して説明する。第３図に
おいてメモリバックアップ時、つまり外部5V電源７の電
圧が例えば4.25V未満の場合は（第２図（ａ））、電源
電圧検出回路３はそれを検出して第１出力端子４の出
力、つまり吸込み電流出力をオフにすると共に（第２図
（ｃ））、第２出力端子５の電圧出力を「Ｌ」レベルに
するため（第２図（ｂ））、トランジスタ６はオフ動作
し、アドレスデコード回路８の「Ｈ」アクティブイネー
ブル入力端子９の信号、およびカードイネーブル入力用
バッファ14の「Ｈ」アクティブアウトプットコントロー
ル入力端子15の信号が「Ｌ」となる。そのため、このア
ドレスコード回路８のアドレスデコード出力11はすべて
「Ｈ」となり、メモリカード内の揮発性メモリ回路121
〜12nは、内部電源19つまり１次電池18より供給される
電源電圧により全てスタンドバイ状態となり、メモリ回
路121〜12n内のデータが保持される。
かかるメモリバックアップ状態において、メモリカード
本体を介した静電気放電（具体的には、帯電した人手に
よって保持されたメモリカードをシステム機器へ挿入す
る際に生じる静電気放電）が生じた場合について説明す
る。この静電気放電により、アドレスデコード回路８の
「Ｈ」アクティブイネーブル入力ライン9a（これはカー
ドイネーブル入力バッファ14の「Ｈ」アクティブアウト
プットコントロール入力ラインと同一である。）に放電
電流もしくは放電電流による誘電電流Ｉ〔Ａ〕がt0〔se
c〕流れたとすると、このアドレスデコード回路８の
「Ｈ」アクティブイネーブル入力ライン9aには、次式で
表される電圧Ｖが生じる。
本体を介した静電気放電（具体的には、帯電した人手に
よって保持されたメモリカードをシステム機器へ挿入す
る際に生じる静電気放電）が生じた場合について説明す
る。この静電気放電により、アドレスデコード回路８の
「Ｈ」アクティブイネーブル入力ライン9a（これはカー
ドイネーブル入力バッファ14の「Ｈ」アクティブアウト
プットコントロール入力ラインと同一である。）に放電
電流もしくは放電電流による誘電電流Ｉ〔Ａ〕がt0〔se
c〕流れたとすると、このアドレスデコード回路８の
「Ｈ」アクティブイネーブル入力ライン9aには、次式で
表される電圧Ｖが生じる。
（ただし、Ｃはこのイネーブル入力ライン9aとOV電源20
間に接続されたコンデンサ２の静電容量〔Ｆ〕であ
る。）この電圧Ｖがアドレスコード回路８の「Ｈ」アク
ティブイネーブル入力ライン9aのスレッシュホールド電
圧を越えない様な容量Ｃを持ったコンデンサ２をそのイ
ネーブル入力ライン9aに接続することにより、静電気放
電によるアドレスデコード回路８の誤動作を防ぐことが
でき、メモリ回路121〜12n内の保持データの破壊（誤書
き込み）を防止することができる。
間に接続されたコンデンサ２の静電容量〔Ｆ〕であ
る。）この電圧Ｖがアドレスコード回路８の「Ｈ」アク
ティブイネーブル入力ライン9aのスレッシュホールド電
圧を越えない様な容量Ｃを持ったコンデンサ２をそのイ
ネーブル入力ライン9aに接続することにより、静電気放
電によるアドレスデコード回路８の誤動作を防ぐことが
でき、メモリ回路121〜12n内の保持データの破壊（誤書
き込み）を防止することができる。
従来のメモリカードは以上の様に構成されていたため、
メモリカードバックアップ時のメモリカード本体を介し
た静電気放電による保持データの破壊を防止することが
できたが、外部5V電源７がオフになる時に、メモリプロ
テクト動作が遅れて内部保持データが破壊される可能性
が生じる。以下に従来のメモリカードの外部5V電源のオ
フ時の動作について説明する。
メモリカードバックアップ時のメモリカード本体を介し
た静電気放電による保持データの破壊を防止することが
できたが、外部5V電源７がオフになる時に、メモリプロ
テクト動作が遅れて内部保持データが破壊される可能性
が生じる。以下に従来のメモリカードの外部5V電源のオ
フ時の動作について説明する。
外部5V電源７が供給されている場合、電源電圧検出回路
３の第２出力端子５からは「Ｈ」レベル信号が出力さ
れ、この出力とOV電源20間に接続されたコンデンサ２は
前記「Ｈ」レベルに充電されている。この状態から外部
5V電源７がオフされた場合、電源電圧検出回路３は外部
電源が例えば4.25Vまで低下した時点で電源電圧低下を
検出し、その第１出力端子４の吸込み電流出力をオフに
すると共に、第２出力端子５の電圧出力を「Ｌ」レベル
にしてメモリプロテクトをかける様に動作する。しか
し、メモリプロテクト出力ライン5aとOV電源20との間に
は「Ｈ」レベルに充電されたコンデンサ２があり、ここ
に充電された電荷の放電により、メモリプロテクト出力
は遅延を生じる。具体的には、コンデンサ２に充電され
た電荷Ｑ〔Ｃ〕は、電源電圧検出回路３の第２出力端子
５の図示しない出力抵抗R0〔Ω〕を介して放電される。
時刻ｔ＝０で放電が開始し、ｔ〔sec〕後のメモリプロ
テクト出力ライン5aの電圧をVp〔ｖ〕とするとVp〔ｖ〕
は次式で表される。
３の第２出力端子５からは「Ｈ」レベル信号が出力さ
れ、この出力とOV電源20間に接続されたコンデンサ２は
前記「Ｈ」レベルに充電されている。この状態から外部
5V電源７がオフされた場合、電源電圧検出回路３は外部
電源が例えば4.25Vまで低下した時点で電源電圧低下を
検出し、その第１出力端子４の吸込み電流出力をオフに
すると共に、第２出力端子５の電圧出力を「Ｌ」レベル
にしてメモリプロテクトをかける様に動作する。しか
し、メモリプロテクト出力ライン5aとOV電源20との間に
は「Ｈ」レベルに充電されたコンデンサ２があり、ここ
に充電された電荷の放電により、メモリプロテクト出力
は遅延を生じる。具体的には、コンデンサ２に充電され
た電荷Ｑ〔Ｃ〕は、電源電圧検出回路３の第２出力端子
５の図示しない出力抵抗R0〔Ω〕を介して放電される。
時刻ｔ＝０で放電が開始し、ｔ〔sec〕後のメモリプロ
テクト出力ライン5aの電圧をVp〔ｖ〕とするとVp〔ｖ〕
は次式で表される。
このメモリプロテクト出力は、アドレスデコード回路８
の「Ｈ」アクティブイネーブル端子９およびカードイネ
ーブル入力用バッファ14の「Ｈ」アクティブアウトプッ
トコントロール端子15に接続されている。また、カード
イネーブル入力端子21は外部5V電源７に抵抗23でプルア
ップされているのでカードイネーブル入力端子21は外部
5V電源７の立下がりとほぼ同一信号波形で低下する。従
って外部5V電源７の電圧の立上がりが（２）式で表され
るVpの立下がりよりも急峻で、カードイネーブル入力用
バッファ14のアウトプットコントロール端子15が「Ｈ」
レベルのまま、カードイネーブル入力すなわち外部5V電
源の入力レベルが「Ｌ」レベルになるとアドレスデコー
ド回路８が動作し、揮発性メモリ回路121〜12nの１つが
活性状態となり、該メモリ回路内データが破壊（誤書き
込み）される可能性が生じる。
の「Ｈ」アクティブイネーブル端子９およびカードイネ
ーブル入力用バッファ14の「Ｈ」アクティブアウトプッ
トコントロール端子15に接続されている。また、カード
イネーブル入力端子21は外部5V電源７に抵抗23でプルア
ップされているのでカードイネーブル入力端子21は外部
5V電源７の立下がりとほぼ同一信号波形で低下する。従
って外部5V電源７の電圧の立上がりが（２）式で表され
るVpの立下がりよりも急峻で、カードイネーブル入力用
バッファ14のアウトプットコントロール端子15が「Ｈ」
レベルのまま、カードイネーブル入力すなわち外部5V電
源の入力レベルが「Ｌ」レベルになるとアドレスデコー
ド回路８が動作し、揮発性メモリ回路121〜12nの１つが
活性状態となり、該メモリ回路内データが破壊（誤書き
込み）される可能性が生じる。
本発明は上記のような問題点を解決するためになされた
もので、メモリカードバックアップ時の静電気放電耐量
を維持したまま、外部電源のオフ時や内部電池によるメ
モリバックアップ時の内部データの破壊を防止すること
ができるメモリカードを得ることを目的とする。
もので、メモリカードバックアップ時の静電気放電耐量
を維持したまま、外部電源のオフ時や内部電池によるメ
モリバックアップ時の内部データの破壊を防止すること
ができるメモリカードを得ることを目的とする。
この発明に係る情報カードは、外部電源７の電圧を監視
して揮発性メモリ回路121〜12nおよびアドレスデコード
回路８への動作電圧を外部電源７と内部電源19とに切り
換える電源電圧検出回路３の外部電源７から内部電源19
への切り換えにより「Ｌ」レベルの電圧を出力する第２
出力端子５をカードイネーブル入力用バッファ14の
「Ｈ」アクティブアウトプットコントロール入力端子15
に接続する一方、アドレスデコード回路８の「Ｈ」アク
ティブイネーブル入力端子９を低電位共通電源20に
「Ｈ」アクティブイネーブル入力端子９の高周波インピ
ーダンスを低下させるコンデンサ２を介して接続し、こ
のコンデンサ２の「Ｈ」アクティブイネーブル入力端子
９との接続点を電源電圧検出回路３の第２出力端子４と
カードイネーブル入力用バッファ14の「Ｈ」アクティブ
アウトプットコントロール入力端子15と結ぶライン5aに
第２出力端子４の内部抵抗より大きな抵抗値を有する抵
抗１を介して接続したことを特徴とするものである。
して揮発性メモリ回路121〜12nおよびアドレスデコード
回路８への動作電圧を外部電源７と内部電源19とに切り
換える電源電圧検出回路３の外部電源７から内部電源19
への切り換えにより「Ｌ」レベルの電圧を出力する第２
出力端子５をカードイネーブル入力用バッファ14の
「Ｈ」アクティブアウトプットコントロール入力端子15
に接続する一方、アドレスデコード回路８の「Ｈ」アク
ティブイネーブル入力端子９を低電位共通電源20に
「Ｈ」アクティブイネーブル入力端子９の高周波インピ
ーダンスを低下させるコンデンサ２を介して接続し、こ
のコンデンサ２の「Ｈ」アクティブイネーブル入力端子
９との接続点を電源電圧検出回路３の第２出力端子４と
カードイネーブル入力用バッファ14の「Ｈ」アクティブ
アウトプットコントロール入力端子15と結ぶライン5aに
第２出力端子４の内部抵抗より大きな抵抗値を有する抵
抗１を介して接続したことを特徴とするものである。
外部電源７のオフ時において、コンデンサ２が電源電圧
検出回路３からアドレスデコード回路８の「Ｈ」アクテ
ィブイネーブル入力端子９に出力される「Ｈ」アクティ
ブイネーブル出力の高周波インピーダンスを低下し、抵
抗１が電源電圧検出回路３からカードイネーブル入力用
バッファ14の「Ｈ」アクティブアウトプットコントロー
ル入力端子15に出力されるメモリプロテクト出力の遅延
を解消する。
検出回路３からアドレスデコード回路８の「Ｈ」アクテ
ィブイネーブル入力端子９に出力される「Ｈ」アクティ
ブイネーブル出力の高周波インピーダンスを低下し、抵
抗１が電源電圧検出回路３からカードイネーブル入力用
バッファ14の「Ｈ」アクティブアウトプットコントロー
ル入力端子15に出力されるメモリプロテクト出力の遅延
を解消する。
第１図はこの発明の一実施例に係る情報カードとしての
メモリカードのブロック図である。この実施例の特徴と
するところは、複数個の揮発性メモリ回路121〜12nを選
択するアドレスデコード回路８の「Ｈ」アクティブイネ
ーブル入力ライン9aとOV電源（低電位共通電源）20との
間に、「Ｈ」アクティブイネーブル入力ライン9aの高周
波インピーダンスを低下させるためのコンデンサ２と、
外部5V電源７のオフ時にコンデンサ２の電荷をゆっくり
放電させるための抵抗１とを備えたことである。その他
の構成は第３図で示した構成と同じである。
メモリカードのブロック図である。この実施例の特徴と
するところは、複数個の揮発性メモリ回路121〜12nを選
択するアドレスデコード回路８の「Ｈ」アクティブイネ
ーブル入力ライン9aとOV電源（低電位共通電源）20との
間に、「Ｈ」アクティブイネーブル入力ライン9aの高周
波インピーダンスを低下させるためのコンデンサ２と、
外部5V電源７のオフ時にコンデンサ２の電荷をゆっくり
放電させるための抵抗１とを備えたことである。その他
の構成は第３図で示した構成と同じである。
第１図において、３は外部電源より電源入力端子25を通
して供給されるメモリカード用の例えば5V電源７の電圧
を監視する電源電圧検出回路であり、この電源電圧検出
回路３は外部電源より供給される5V電源７の電圧が設定
電圧（4.25V）以上になると、その第１出力端子４にて
電流を吸込み、外部5V電源７と内部電源19を切換えるPN
Pトランジスタ６をオン動作させる。そして外部5V電源
７の電圧が4.25V未満になると、電流吸い込み出力をオ
フしてトランジスタ６をオフ動作とし、複数個の揮発性
メモリ回路121〜12nから成るカード内部回路を内部電源
19にて動作するものとなっている。このとき、電源電圧
検出回路３の第２出力端子５は外部5V電源７の電圧が4.
25V以上では「Ｈ」レベルを、4.25V未満では「Ｌ」レベ
ルの出力（メモリプロテクト出力）を発生し、その出力
がカードイネーブル入力用バッファ14の「Ｈ」アクティ
ブアウトプットコントロール入力端子15と、抵抗１を介
してアドレスデコード回路８の「Ｈ」アクティブイネー
ブル入力端子９に接続されている。また、抵抗１からア
ドレスデコード回路８の「Ｈ」アクティブイネーブル入
力端子９までの「Ｈ」アクティブイネーブル入力ライン
9aとOV電源20との間にはこの「Ｈ」アクティブイネーブ
ル入力ライン9aの高周波インピーダンスを低下させるた
めにコンデンサ２が接続されている。このアドレスデコ
ード回路８のアドレスデコード出力11は各揮発性メモリ
回路121〜12nの「Ｌ」アクティブチップセレクト入力端
子131〜13nに接続されている。16は１次電池18へ充電電
流が流れないようにするための逆流防止用ダイオード、
17はこのダイオード16がショートした場合１次電池18へ
流れ込む充電電流を制限するための電流制限抵抗、22は
カードイネーブル入力用バッファ14の出力を内部電源19
ヘプルアップするための抵抗、23はカードイネーブル入
力用バッファ14の入力を外部電源７ヘプルアップするた
めの抵抗、24はアドレスデコード回路８へメモリカード
の上位アドレスを供給する上位アドレス入力端子、21は
メモリカードのカードイネーブル入力端子、26はメモリ
カードのOV電源入力端子である。
して供給されるメモリカード用の例えば5V電源７の電圧
を監視する電源電圧検出回路であり、この電源電圧検出
回路３は外部電源より供給される5V電源７の電圧が設定
電圧（4.25V）以上になると、その第１出力端子４にて
電流を吸込み、外部5V電源７と内部電源19を切換えるPN
Pトランジスタ６をオン動作させる。そして外部5V電源
７の電圧が4.25V未満になると、電流吸い込み出力をオ
フしてトランジスタ６をオフ動作とし、複数個の揮発性
メモリ回路121〜12nから成るカード内部回路を内部電源
19にて動作するものとなっている。このとき、電源電圧
検出回路３の第２出力端子５は外部5V電源７の電圧が4.
25V以上では「Ｈ」レベルを、4.25V未満では「Ｌ」レベ
ルの出力（メモリプロテクト出力）を発生し、その出力
がカードイネーブル入力用バッファ14の「Ｈ」アクティ
ブアウトプットコントロール入力端子15と、抵抗１を介
してアドレスデコード回路８の「Ｈ」アクティブイネー
ブル入力端子９に接続されている。また、抵抗１からア
ドレスデコード回路８の「Ｈ」アクティブイネーブル入
力端子９までの「Ｈ」アクティブイネーブル入力ライン
9aとOV電源20との間にはこの「Ｈ」アクティブイネーブ
ル入力ライン9aの高周波インピーダンスを低下させるた
めにコンデンサ２が接続されている。このアドレスデコ
ード回路８のアドレスデコード出力11は各揮発性メモリ
回路121〜12nの「Ｌ」アクティブチップセレクト入力端
子131〜13nに接続されている。16は１次電池18へ充電電
流が流れないようにするための逆流防止用ダイオード、
17はこのダイオード16がショートした場合１次電池18へ
流れ込む充電電流を制限するための電流制限抵抗、22は
カードイネーブル入力用バッファ14の出力を内部電源19
ヘプルアップするための抵抗、23はカードイネーブル入
力用バッファ14の入力を外部電源７ヘプルアップするた
めの抵抗、24はアドレスデコード回路８へメモリカード
の上位アドレスを供給する上位アドレス入力端子、21は
メモリカードのカードイネーブル入力端子、26はメモリ
カードのOV電源入力端子である。
次に、第２図も参照して上記実施例の外部電源オフ時の
動作について説明する。外部5V電源７が供給されている
場合、電源電圧検出回路３の第２出力端子５は「Ｈ」レ
ベルの信号が出力され、この出力と抵抗１を介してアド
レスデコード回路８の「Ｈ」アクティブイネーブル端子
９とOV電源20間に接続されたコンデンサ２は電源電圧検
出回路３の第２出力端子５と同レベルに充電されてい
る。この状態から外部5V電源７がオフになる場合、まず
外部5V電源７が4.25V未満になると、電源電圧検出回路
３の第２出力端子５は「Ｌ」レベル信号を出力しメモリ
プロテクトをかけるように動作する。この瞬間、「Ｈ」
レベルに充電されていたコンデンサ２は抵抗１を介して
放電を開始するため、アドレスデコード回路８の「Ｈ」
アクティブイネーブル入力端子９には、すぐにはメモリ
プロテクトがかからない。具体的には、外部5V電源７の
オン時に、コンデンサ２に充電された電荷をＱ〔ｃ〕と
し、外部5V電源７が4.25V未満まで下がってからｔ〔se
c〕後のアドレスデコード回路の「Ｈ」アクティブ入力
端子９の電圧VCEは次式で表される。
動作について説明する。外部5V電源７が供給されている
場合、電源電圧検出回路３の第２出力端子５は「Ｈ」レ
ベルの信号が出力され、この出力と抵抗１を介してアド
レスデコード回路８の「Ｈ」アクティブイネーブル端子
９とOV電源20間に接続されたコンデンサ２は電源電圧検
出回路３の第２出力端子５と同レベルに充電されてい
る。この状態から外部5V電源７がオフになる場合、まず
外部5V電源７が4.25V未満になると、電源電圧検出回路
３の第２出力端子５は「Ｌ」レベル信号を出力しメモリ
プロテクトをかけるように動作する。この瞬間、「Ｈ」
レベルに充電されていたコンデンサ２は抵抗１を介して
放電を開始するため、アドレスデコード回路８の「Ｈ」
アクティブイネーブル入力端子９には、すぐにはメモリ
プロテクトがかからない。具体的には、外部5V電源７の
オン時に、コンデンサ２に充電された電荷をＱ〔ｃ〕と
し、外部5V電源７が4.25V未満まで下がってからｔ〔se
c〕後のアドレスデコード回路の「Ｈ」アクティブ入力
端子９の電圧VCEは次式で表される。
ただし、Ｃはコンデンサ２の静電容量〔Ｆ〕、Ｒは抵抗
１の抵抗値〔Ω〕である。いま抵抗１の値Ｒ〔Ω〕を、
電源電圧検出回路３の第２出力端子５の出力抵抗Roより
も十分大きな値にすると、この第２出力端子５の電圧、
すなわち、カードイネーブル入力用バッファ14の「Ｈ」
アクティブアウトプットコントロール入力端子15の電圧
は、コンデンサ２の影響を受けずに「Ｌ」レベルとな
り、このバッファ14の出力は高インピーダンスになるた
め、アドレスデコード回路８の「Ｌ」アクティブイネー
ブル端子10は、抵抗22で内部電源19にプルアップされて
いるため、「Ｈ」レベルとなりメモリプロテクトの遅延
が防止され、外部電源オフ時のメモリプロテクト出力の
遅延による、内部保持データの破壊を防止することがで
きる。この実施例におけるメモリカードバックアップ時
の静電気放電耐量は抵抗１が無い従来のメモリカードと
同等である。
１の抵抗値〔Ω〕である。いま抵抗１の値Ｒ〔Ω〕を、
電源電圧検出回路３の第２出力端子５の出力抵抗Roより
も十分大きな値にすると、この第２出力端子５の電圧、
すなわち、カードイネーブル入力用バッファ14の「Ｈ」
アクティブアウトプットコントロール入力端子15の電圧
は、コンデンサ２の影響を受けずに「Ｌ」レベルとな
り、このバッファ14の出力は高インピーダンスになるた
め、アドレスデコード回路８の「Ｌ」アクティブイネー
ブル端子10は、抵抗22で内部電源19にプルアップされて
いるため、「Ｈ」レベルとなりメモリプロテクトの遅延
が防止され、外部電源オフ時のメモリプロテクト出力の
遅延による、内部保持データの破壊を防止することがで
きる。この実施例におけるメモリカードバックアップ時
の静電気放電耐量は抵抗１が無い従来のメモリカードと
同等である。
上記実施例によれば、電源電圧検出回路３の第２出力端
子５から出力されるメモリプロテクト信号ライン5aとア
ドレスデコード回路８の「Ｈ」アクティブイネーブル入
力ライン9aとの間に抵抗１を挿入することにより、外部
電源オフ時の「Ｈ」アクティブイネーブル入力ライン9a
とOV電源20間のコンデンサ２によるメモリプロテクト出
力の遅延が防止される。即ち、抵抗１により、コンデン
サ２からの電位の変化がメモリプロテクト信号ライン5a
にすぐに伝わらないのでメモリプロテクト出力が影響さ
れにくい。したがって、メモリプロテクト出力の遅延が
防止され、メモリ内部データの破壊が防止される。
子５から出力されるメモリプロテクト信号ライン5aとア
ドレスデコード回路８の「Ｈ」アクティブイネーブル入
力ライン9aとの間に抵抗１を挿入することにより、外部
電源オフ時の「Ｈ」アクティブイネーブル入力ライン9a
とOV電源20間のコンデンサ２によるメモリプロテクト出
力の遅延が防止される。即ち、抵抗１により、コンデン
サ２からの電位の変化がメモリプロテクト信号ライン5a
にすぐに伝わらないのでメモリプロテクト出力が影響さ
れにくい。したがって、メモリプロテクト出力の遅延が
防止され、メモリ内部データの破壊が防止される。
なお、上記実施例では外部電源の電圧を5Vにしたが、回
路素子の動作電圧に応じた電圧の外部電源を供給しても
よい。また、内部電池は１次電池に限らず２次電池でも
よい。
路素子の動作電圧に応じた電圧の外部電源を供給しても
よい。また、内部電池は１次電池に限らず２次電池でも
よい。
以上のように本発明によれば、アドレスデコード回路の
「Ｈ」アクティブイネーブル入力端子とコンデンサとの
接続点を、電源電圧検出回路の第２出力端子とカードイ
ネーブル入力用バッファの「Ｈ」アクティブアウトプッ
トコントロール入力端子とを結ぶラインに第２出力端子
の内部抵抗より大きな抵抗値を有する抵抗を介して接続
してあるから、内部電池によるバックアップ時の静電気
放電耐量を維持したまま、外部電源のオフ時や内部電池
によるバックアップ時において、電源電圧検出回路の第
２出力端子からアドレスデコード回路の「Ｈ」アクティ
ブイネーブル入力端子に出力される信号およびカードイ
ネーブル入力用バッファの「Ｈ」アクティブアウトプッ
トコントロール入力端子に出力される信号間のＬレベル
への変化時間に差を持たせて、内部データの破壊を防止
することができ、情報カードの品質の信頼性を向上する
ことができる。
「Ｈ」アクティブイネーブル入力端子とコンデンサとの
接続点を、電源電圧検出回路の第２出力端子とカードイ
ネーブル入力用バッファの「Ｈ」アクティブアウトプッ
トコントロール入力端子とを結ぶラインに第２出力端子
の内部抵抗より大きな抵抗値を有する抵抗を介して接続
してあるから、内部電池によるバックアップ時の静電気
放電耐量を維持したまま、外部電源のオフ時や内部電池
によるバックアップ時において、電源電圧検出回路の第
２出力端子からアドレスデコード回路の「Ｈ」アクティ
ブイネーブル入力端子に出力される信号およびカードイ
ネーブル入力用バッファの「Ｈ」アクティブアウトプッ
トコントロール入力端子に出力される信号間のＬレベル
への変化時間に差を持たせて、内部データの破壊を防止
することができ、情報カードの品質の信頼性を向上する
ことができる。
第１図はこの発明の一実施例に係る情報カードのブロッ
ク図、第２図はこの実施例および従来例において電源電
圧検出回路の動作を説明するための信号波形図、第３図
は従来の情報カードとしてのメモリカードのブロック図
である。 １……抵抗、２……コンデンサ、７……外部5V電源（外
部電源）、８……アドレスデコード回路、9a……アクテ
ィブイネーブル入力ライン、121〜12n……揮発性メモリ
回路、18……１次電池（内部電池）、20……OV電源（低
電位共通電源）。
ク図、第２図はこの実施例および従来例において電源電
圧検出回路の動作を説明するための信号波形図、第３図
は従来の情報カードとしてのメモリカードのブロック図
である。 １……抵抗、２……コンデンサ、７……外部5V電源（外
部電源）、８……アドレスデコード回路、9a……アクテ
ィブイネーブル入力ライン、121〜12n……揮発性メモリ
回路、18……１次電池（内部電池）、20……OV電源（低
電位共通電源）。
Claims (1)
- 【請求項１】複数個の揮発性メモリ回路と、これらの揮
発性メモリ回路を選択するアドレスデコード回路と、ア
ドレスデコード回路の「Ｌ」アクティブイネーブル入力
端子に選択動作を許可するためのカードイネーブル信号
を供給するカードイネーブル入力用バッファと、外部電
源の電圧を監視して揮発性メモリ回路およびアドレスデ
コード回路への動作電圧を外部電源と内部電源とに切り
換える電源電圧検出回路と、低電位共通電源とを備え、
電源電圧検出回路の外部電源から内部電源への切り換え
により「Ｌ」レベルの電圧を出力する第２出力端子をカ
ードイネーブル入力用バッファの「Ｈ」アクティブアウ
トプットコントロール入力端子に接続する一方、アドレ
スデコード回路の選択動作を許可するための「Ｈ」アク
ティブイネーブル入力端子を上記低電位共通電源に
「Ｈ」アクティブイネーブル入力端子の高周波インピー
ダンスを低下させるコンデンサを介して接続し、このコ
ンデンサの「Ｈ」アクティブイネーブル入力端子との接
続点を上記電源電圧検出回路の第２出力端子とカードイ
ネーブル入力用バッファの「Ｈ」アクティブアウトプッ
トコントロール入力端子とを結ぶラインに第２出力端子
の内部抵抗より大きな抵抗値を有する抵抗を介して接続
したことを特徴とする情報カード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304245A JPH0775012B2 (ja) | 1989-11-21 | 1989-11-21 | 情報カード |
| DE1990620214 DE69020214T2 (de) | 1989-04-05 | 1990-03-29 | Informationskarte. |
| EP90303344A EP0391603B1 (en) | 1989-04-05 | 1990-03-29 | Information card |
| US07/777,445 US5212664A (en) | 1989-04-05 | 1991-10-16 | Information card with dual power detection signals to memory decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304245A JPH0775012B2 (ja) | 1989-11-21 | 1989-11-21 | 情報カード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163641A JPH03163641A (ja) | 1991-07-15 |
| JPH0775012B2 true JPH0775012B2 (ja) | 1995-08-09 |
Family
ID=17930738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304245A Expired - Lifetime JPH0775012B2 (ja) | 1989-04-05 | 1989-11-21 | 情報カード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775012B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117477Y2 (ja) * | 1980-12-18 | 1986-05-28 | ||
| JP2588911B2 (ja) * | 1987-10-27 | 1997-03-12 | 三菱電機株式会社 | メモリカード回路 |
-
1989
- 1989-11-21 JP JP1304245A patent/JPH0775012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03163641A (ja) | 1991-07-15 |
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