JP2848034B2 - 停電検出装置 - Google Patents
停電検出装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、計算機，パーソナルコ
ンピュータ，在庫管理などのＰＯＳターミナル，キャッ
シュレジスタ等に利用される停電検出装置に関する。
ンピュータ，在庫管理などのＰＯＳターミナル，キャッ
シュレジスタ等に利用される停電検出装置に関する。
【０００２】
【従来の技術】図８は、従来の停電検出装置の構成を示
している。図８において、抵抗１，２は電源電圧Ｖｃｃ
を分圧して停電検出レベルを設定する。抵抗１と抵抗２
との接続点にはバッファ３を通してＣＰＵ（中央処理装
置）４の割込端子４ａが接続されている。また、抵抗１
と２との接点には、バッファ５および抵抗６とコンデン
サ７により形成される時定数回路を介してＣＰＵ４のリ
セット端子４ｂが接続されている。
している。図８において、抵抗１，２は電源電圧Ｖｃｃ
を分圧して停電検出レベルを設定する。抵抗１と抵抗２
との接続点にはバッファ３を通してＣＰＵ（中央処理装
置）４の割込端子４ａが接続されている。また、抵抗１
と２との接点には、バッファ５および抵抗６とコンデン
サ７により形成される時定数回路を介してＣＰＵ４のリ
セット端子４ｂが接続されている。
【０００３】次に上記従来例の動作について説明する。
図８において、電源電圧Ｖｃｃが低下するに伴い抵抗１
と２で分圧される電圧Ｖ０が図９の（ａ）に示すように
バッファ３のスレッショルドレベルＶｓ以下になると、
バッファ３の出力が図９の（ｂ）に示すようにＨレベル
に反転するため、ＣＰＵ４に割込みがかかり、これによ
ってＣＰＵ４に停電が発生したことを知らせる。また、
バッファ５において、分圧された電圧Ｖ０がバッファ５
のスレッショルドレベルＶｓ以下になると、バッファ５
の出力は時定数回路により所定時間後に図９の（ｃ）に
示すＨレベルになり、この信号をＣＰＵ４のリセット端
子４ｂに入力することでＣＰＵ４をリセットする。
図８において、電源電圧Ｖｃｃが低下するに伴い抵抗１
と２で分圧される電圧Ｖ０が図９の（ａ）に示すように
バッファ３のスレッショルドレベルＶｓ以下になると、
バッファ３の出力が図９の（ｂ）に示すようにＨレベル
に反転するため、ＣＰＵ４に割込みがかかり、これによ
ってＣＰＵ４に停電が発生したことを知らせる。また、
バッファ５において、分圧された電圧Ｖ０がバッファ５
のスレッショルドレベルＶｓ以下になると、バッファ５
の出力は時定数回路により所定時間後に図９の（ｃ）に
示すＨレベルになり、この信号をＣＰＵ４のリセット端
子４ｂに入力することでＣＰＵ４をリセットする。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の停電検出装置では、図１０の（ａ）に示すように抵
抗１と２で分圧された電圧Ｖ０バッファ３のスレッショ
ルドレベルＶｓを中心にして上下に小さく振れた場合、
バッファ３の出力、すなわちＣＰＵ４の割込信号（停電
検出信号）は図１０の（ｂ）のように発振を起こし、適
切な停電処理を行うことができず、しかも、リセット信
号も図１０の（ｃ）のようになって正しくリセットさせ
ることができない。
来の停電検出装置では、図１０の（ａ）に示すように抵
抗１と２で分圧された電圧Ｖ０バッファ３のスレッショ
ルドレベルＶｓを中心にして上下に小さく振れた場合、
バッファ３の出力、すなわちＣＰＵ４の割込信号（停電
検出信号）は図１０の（ｂ）のように発振を起こし、適
切な停電処理を行うことができず、しかも、リセット信
号も図１０の（ｃ）のようになって正しくリセットさせ
ることができない。
【０００５】また、電圧Ｖ０が図１１の（ａ）に示すよ
うにスレッショルドレベルＶｓを中心にして上下に大き
く振れている場合には、割込信号は図１１の（ｂ）に示
すようになり、ＣＰＵ４に対する停電のための割込みが
かかるものの、バッファ５および時定数回路を通して得
られるリセット信号は図１１の（ｃ）に示すような波形
となるため、ＣＰＵ４を正しくリセットできないという
問題があった。
うにスレッショルドレベルＶｓを中心にして上下に大き
く振れている場合には、割込信号は図１１の（ｂ）に示
すようになり、ＣＰＵ４に対する停電のための割込みが
かかるものの、バッファ５および時定数回路を通して得
られるリセット信号は図１１の（ｃ）に示すような波形
となるため、ＣＰＵ４を正しくリセットできないという
問題があった。
【０００６】また、ＡＣ電源を利用して停電検出を行う
入力回路としては、図１３に示す構成のものがある。図
１２において、両波整流するダイオードブリッヂ回路８
をＡＣ電源９に接続し、ダイオードブリッヂ回路８のア
ノードコモンをアースに接続し、カソードコモンを固定
抵抗Ｒ１，Ｒ２および可変抵抗ＶＲ１の直列回路を介し
て＋５Ｖに接続し、さらに可変抵抗ＶＲ１の可動子をト
ランジスタＱのベースに接続する。
入力回路としては、図１３に示す構成のものがある。図
１２において、両波整流するダイオードブリッヂ回路８
をＡＣ電源９に接続し、ダイオードブリッヂ回路８のア
ノードコモンをアースに接続し、カソードコモンを固定
抵抗Ｒ１，Ｒ２および可変抵抗ＶＲ１の直列回路を介し
て＋５Ｖに接続し、さらに可変抵抗ＶＲ１の可動子をト
ランジスタＱのベースに接続する。
【０００７】このような入力回路では、トランジスタＱ
のベースに加わる電圧波形は図１３に示すようになり、
可変抵抗ＶＲ１を調整することにより、トランジスタＱ
のベース電位を実線および破線に示すように調整でき
る。しかしながら、トランジスタＱのベースに加わる電
圧波形はプラス側にしか変化しないため、これをディジ
タル化する際の停電圧検出レベルを広く設定できないと
いう問題があった。
のベースに加わる電圧波形は図１３に示すようになり、
可変抵抗ＶＲ１を調整することにより、トランジスタＱ
のベース電位を実線および破線に示すように調整でき
る。しかしながら、トランジスタＱのベースに加わる電
圧波形はプラス側にしか変化しないため、これをディジ
タル化する際の停電圧検出レベルを広く設定できないと
いう問題があった。
【０００８】本発明は、このような従来の問題を解決す
るものであり、停電検出信号とリセット信号を適切にＣ
ＰＵに出力できる停電検出装置を提供することを目的と
する。
るものであり、停電検出信号とリセット信号を適切にＣ
ＰＵに出力できる停電検出装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、少なくともＣＰＵを有する機器
に利用される停電検出装置であって、機器のＡＣ電源を
脈流に変換し、停電検出レベル以上の脈流をディジタル
信号に変換して出力するＡＣ電源レベル検出手段と、Ａ
Ｃ電源レベル検出手段の出力ディジタル信号の有無から
停電を検出するとともに、当該ディジタル信号が入力さ
れた際は、入力される毎に出力がトリガされる停電検出
手段と、停電検出手段により停電を検出した時には停電
検出信号を送出した後にＣＰＵにリセット信号を送出
し、ＡＣ電源レベル検出手段からのディジタル信号が停
電検出手段に再入力されて停電復帰した時にはＣＰＵに
リセット解除信号を送出する信号生成手段とを備えたも
のである。
に、請求項１の発明は、少なくともＣＰＵを有する機器
に利用される停電検出装置であって、機器のＡＣ電源を
脈流に変換し、停電検出レベル以上の脈流をディジタル
信号に変換して出力するＡＣ電源レベル検出手段と、Ａ
Ｃ電源レベル検出手段の出力ディジタル信号の有無から
停電を検出するとともに、当該ディジタル信号が入力さ
れた際は、入力される毎に出力がトリガされる停電検出
手段と、停電検出手段により停電を検出した時には停電
検出信号を送出した後にＣＰＵにリセット信号を送出
し、ＡＣ電源レベル検出手段からのディジタル信号が停
電検出手段に再入力されて停電復帰した時にはＣＰＵに
リセット解除信号を送出する信号生成手段とを備えたも
のである。
【００１０】また、請求項２の発明は、請求項１の構成
要件に加えて、信号生成手段から出力されるリセット信
号とメモリオープンコマンドとによりメモリ保護指令を
送出するメモリ保護手段を設けたものである。
要件に加えて、信号生成手段から出力されるリセット信
号とメモリオープンコマンドとによりメモリ保護指令を
送出するメモリ保護手段を設けたものである。
【００１１】また、請求項３の発明は、請求項１の構成
要件に加えて、ＤＣ電源の停電レベルを検出するＤＣ電
源レベル検出手段を設け、このＤＣ電源レベル検出手段
が停電レベルを検出したときの出力信号により停電検出
手段および信号生成手段をリセットして信号生成手段か
ら停電検出信号およびリセット信号を送出するようにし
たものである。
要件に加えて、ＤＣ電源の停電レベルを検出するＤＣ電
源レベル検出手段を設け、このＤＣ電源レベル検出手段
が停電レベルを検出したときの出力信号により停電検出
手段および信号生成手段をリセットして信号生成手段か
ら停電検出信号およびリセット信号を送出するようにし
たものである。
【００１２】さらに、請求項４の発明は、ＡＣ電源レベ
ル検出手段を、ＡＣ電源を脈流に変換するダイオードブ
リッヂと、その脈流レベルを分圧調整する抵抗素子と、
分圧された脈流をディジタル信号に変換するトランジス
タおよび論理素子とから構成したものである。
ル検出手段を、ＡＣ電源を脈流に変換するダイオードブ
リッヂと、その脈流レベルを分圧調整する抵抗素子と、
分圧された脈流をディジタル信号に変換するトランジス
タおよび論理素子とから構成したものである。
【００１３】さらにまた、請求項５の発明は、停電検出
手段を、ＡＣ電源レベル検出手段からのディジタル信号
によりトリガされて第１の信号を送出する第１のワンシ
ョットタイマと、前記ディジタル信号によりトリガされ
て第２の信号を送出する第２のワンショットタイマとか
ら構成したものである。
手段を、ＡＣ電源レベル検出手段からのディジタル信号
によりトリガされて第１の信号を送出する第１のワンシ
ョットタイマと、前記ディジタル信号によりトリガされ
て第２の信号を送出する第２のワンショットタイマとか
ら構成したものである。
【００１４】また、請求項６記載の発明は、信号生成手
段を、停電検出手段の第１の信号によりシフト動作され
て第２の信号を入力とする第１のシフトレジスタと、第
１のシフトレジスタの出力を入力とし、クロック発生器
からのクロックによりシフト動作されて停電復帰時には
停電復帰信号およびリセット解除信号を送出し、停電検
出時には停電検出信号およびリセット信号を送出する第
２のシフトレジスタとから構成したものである。
段を、停電検出手段の第１の信号によりシフト動作され
て第２の信号を入力とする第１のシフトレジスタと、第
１のシフトレジスタの出力を入力とし、クロック発生器
からのクロックによりシフト動作されて停電復帰時には
停電復帰信号およびリセット解除信号を送出し、停電検
出時には停電検出信号およびリセット信号を送出する第
２のシフトレジスタとから構成したものである。
【００１５】さらにまた、請求項７の発明は、ＡＣ電源
レベル検出手段からのディジタル信号によりトリガされ
る毎に出力される第１のワンショットタイマの出力信号
を電源ノイズより長くディジタル信号より短かい持続時
間に設定し、第２のワンショットタイマの出力信号は電
源ノイズおよびディジタル信号より長い持続時間に設定
してなるものである。
レベル検出手段からのディジタル信号によりトリガされ
る毎に出力される第１のワンショットタイマの出力信号
を電源ノイズより長くディジタル信号より短かい持続時
間に設定し、第２のワンショットタイマの出力信号は電
源ノイズおよびディジタル信号より長い持続時間に設定
してなるものである。
【００１６】
【作用】したがって、本発明によれば、ＡＣ電源レベル
検出手段の出力の有無で停電検出信号を送出するととも
に、停電検出から所定時間後にリセット信号を送出し、
停電復帰を検出したときも同様に所定時間後にリセット
解除信号を送出できるので、停電検出信号およびリセッ
ト信号を適切にＣＰＵに知らせることができる。また、
本発明によれば、信号生成手段からのリセット信号とメ
モリオープンコマンドにより動作するメモリ保護回路を
設けたから、停電等の異常時にメモりをハードウエア及
びソフトウエアの両面から保護することができる。
検出手段の出力の有無で停電検出信号を送出するととも
に、停電検出から所定時間後にリセット信号を送出し、
停電復帰を検出したときも同様に所定時間後にリセット
解除信号を送出できるので、停電検出信号およびリセッ
ト信号を適切にＣＰＵに知らせることができる。また、
本発明によれば、信号生成手段からのリセット信号とメ
モリオープンコマンドにより動作するメモリ保護回路を
設けたから、停電等の異常時にメモりをハードウエア及
びソフトウエアの両面から保護することができる。
【００１７】さらに本発明によれば、ＡＣ電源レベル検
出手段に加えてＤＣ電源レベル検出手段を設けたので、
ＡＣ電源とＤＣ電源の両方で停電検出が可能になる。
出手段に加えてＤＣ電源レベル検出手段を設けたので、
ＡＣ電源とＤＣ電源の両方で停電検出が可能になる。
【００１８】また、本発明によれば、ＡＣ電源をダイオ
ードブリッヂにより脈流に変換し、この脈流レベルを抵
抗素子により分圧調整することにより、停電検出レベル
を任意に変更できるとともに、停電検出レベルを広く設
定できる。
ードブリッヂにより脈流に変換し、この脈流レベルを抵
抗素子により分圧調整することにより、停電検出レベル
を任意に変更できるとともに、停電検出レベルを広く設
定できる。
【００１９】さらにまた、本発明によれば、停電検出手
段をＡＣ電源レベル検出手段からの出力信号が入力され
る毎にトリガされる２つのワンショットタイマにより構
成し、かつその時定数を電源ノイズより大きく設定する
ことにより、ＡＣ電源の周期抜けを検出できるとともに
電源ノイズを除去することができる。
段をＡＣ電源レベル検出手段からの出力信号が入力され
る毎にトリガされる２つのワンショットタイマにより構
成し、かつその時定数を電源ノイズより大きく設定する
ことにより、ＡＣ電源の周期抜けを検出できるとともに
電源ノイズを除去することができる。
【００２０】また、本発明によれば、停電検出手段の出
力により動作される信号生成手段を第１，第２のシフト
レジスタにより構成し、第２シフトレジスタのクロック
をクロック発生器から供給することにより、停電検出か
らリセットまでの時間を任意に設定でき、かつ電源投入
時のノイズによる誤動作を防止できる。
力により動作される信号生成手段を第１，第２のシフト
レジスタにより構成し、第２シフトレジスタのクロック
をクロック発生器から供給することにより、停電検出か
らリセットまでの時間を任意に設定でき、かつ電源投入
時のノイズによる誤動作を防止できる。
【００２１】
【実施例】図１は、本発明の一実施例における停電検出
装置の回路図である。図１において、１１は停電検出用
のＡＣ電源を脈流に変換し、停電検出レベル以上の脈流
をディジタル信号に変換するＡＣ電源レベル検出回路、
１２はＡＣ電源レベル検出回路１１からのディジタル信
号によりトリガされるワンショットタイマを用いた停電
検出部、１３は停電検出部１２からの出力信号およびク
ロック発生手段からのクロックに基づいて停電検出信号
およびリセット信号を生成する信号生成回路、１４は信
号生成回路１３からのリセット信号とメモリオープンコ
マンドにより生成された信号とによりメモリ保護信号を
送出するメモリ保護回路、１５はＤＣ電源の停電レベル
を検出するＤＣ電源レベル検出回路である。
装置の回路図である。図１において、１１は停電検出用
のＡＣ電源を脈流に変換し、停電検出レベル以上の脈流
をディジタル信号に変換するＡＣ電源レベル検出回路、
１２はＡＣ電源レベル検出回路１１からのディジタル信
号によりトリガされるワンショットタイマを用いた停電
検出部、１３は停電検出部１２からの出力信号およびク
ロック発生手段からのクロックに基づいて停電検出信号
およびリセット信号を生成する信号生成回路、１４は信
号生成回路１３からのリセット信号とメモリオープンコ
マンドにより生成された信号とによりメモリ保護信号を
送出するメモリ保護回路、１５はＤＣ電源の停電レベル
を検出するＤＣ電源レベル検出回路である。
【００２２】ＡＣ電源レベル検出回路１１は、ＡＣ電源
入力端子ＩＮ１，ＩＮ２に接続され、ＡＣ電源を脈流に
変換するダイオードブリッヂ１１ａと、こダイオードブ
リッジ１１ａのカソードコモン端子と＋５Ｖ電源間に直
列に接続された停電検出レベル設定用の固定抵抗Ｒ１，
Ｒ２および可変抵抗ＶＲ１と、＋Ｖ電源とアース間にコ
レクタ・エミッタを接続し、ベースを可変抵抗ＶＲ１の
可動子に接続したトランジスタ１１ｂと、トランジスタ
１１ｂのコレクタと出力端子間に直列に接続したＮＯＴ
ゲート１１ｃ，１１ｄと、ＮＯＴゲート１１ｃの出力端
とトランジスタ１１ｂのベース間に接続した抵抗Ｒ３
と、抵抗Ｒ３とアース間に接続したコンデンサＣ１とか
ら構成される。
入力端子ＩＮ１，ＩＮ２に接続され、ＡＣ電源を脈流に
変換するダイオードブリッヂ１１ａと、こダイオードブ
リッジ１１ａのカソードコモン端子と＋５Ｖ電源間に直
列に接続された停電検出レベル設定用の固定抵抗Ｒ１，
Ｒ２および可変抵抗ＶＲ１と、＋Ｖ電源とアース間にコ
レクタ・エミッタを接続し、ベースを可変抵抗ＶＲ１の
可動子に接続したトランジスタ１１ｂと、トランジスタ
１１ｂのコレクタと出力端子間に直列に接続したＮＯＴ
ゲート１１ｃ，１１ｄと、ＮＯＴゲート１１ｃの出力端
とトランジスタ１１ｂのベース間に接続した抵抗Ｒ３
と、抵抗Ｒ３とアース間に接続したコンデンサＣ１とか
ら構成される。
【００２３】停電検出部１２は、ＡＣ電源入力部１１か
ら出力されるディジタル信号をトリガ入力とするワンシ
ョットタイマ１２ａ，１２ｂを備える。ワンショットタ
イマ１２ａには抵抗Ｒ４とコンデンサＣ２とからなる時
定数回路が、ワンショットタイマ１２ｂには抵抗Ｒ５と
コンデンサＣ３とからなる時定数回路がそれぞれ接続さ
れており、さらにワンショットタイマ１２ｂの他方の入
力端は抵抗Ｒ６を介して＋５Ｖ電源に接続されていると
ともに、常開のリセットスイッチ１２ｃを介してアース
に接続されている。
ら出力されるディジタル信号をトリガ入力とするワンシ
ョットタイマ１２ａ，１２ｂを備える。ワンショットタ
イマ１２ａには抵抗Ｒ４とコンデンサＣ２とからなる時
定数回路が、ワンショットタイマ１２ｂには抵抗Ｒ５と
コンデンサＣ３とからなる時定数回路がそれぞれ接続さ
れており、さらにワンショットタイマ１２ｂの他方の入
力端は抵抗Ｒ６を介して＋５Ｖ電源に接続されていると
ともに、常開のリセットスイッチ１２ｃを介してアース
に接続されている。
【００２４】信号生成回路１３は、ワンショットタイマ
１２ａの出力Ｑをクロック入力とし、かつワンショット
タイマ１２ｂの出力Ｑを入力とするシフトレジスタ１３
ａと、シフトレジスタ１３ａの出力ＱＨを入力とし、か
つクロック発生器１３ｃからのクロックをクロック入力
とするシフトレジスタ１３ｂと、シフトレジスタ１３ａ
のＱＡ出力を反転するＮＯＴゲート１３ｃとから構成さ
れる。
１２ａの出力Ｑをクロック入力とし、かつワンショット
タイマ１２ｂの出力Ｑを入力とするシフトレジスタ１３
ａと、シフトレジスタ１３ａの出力ＱＨを入力とし、か
つクロック発生器１３ｃからのクロックをクロック入力
とするシフトレジスタ１３ｂと、シフトレジスタ１３ａ
のＱＡ出力を反転するＮＯＴゲート１３ｃとから構成さ
れる。
【００２５】メモリ保護回路１４は、シフトレジスタ１
３ｂの出力ＱＨを一方の入力とし、メモリプロテクトコ
マンドであるメモリオープンをＤ入力とするフリップフ
ロップ１４ａのＱ出力を他方の入力とするＮＡＮＤゲー
ト１４ｂと、ＮＡＮＤゲート１４ｂの出力により動作し
てＣＰＵのメモリ（ＲＡＭ）の内容を保護するためのチ
ップセレクト信号を出力するトランジスタ１４ｃと、Ｎ
ＡＮＤゲート１４ｂの出力をメモリ保護の状態を認識さ
せる信号としてＣＰＵに送出する負論理のＮＡＮＤゲー
ト１４ｄとから構成される。
３ｂの出力ＱＨを一方の入力とし、メモリプロテクトコ
マンドであるメモリオープンをＤ入力とするフリップフ
ロップ１４ａのＱ出力を他方の入力とするＮＡＮＤゲー
ト１４ｂと、ＮＡＮＤゲート１４ｂの出力により動作し
てＣＰＵのメモリ（ＲＡＭ）の内容を保護するためのチ
ップセレクト信号を出力するトランジスタ１４ｃと、Ｎ
ＡＮＤゲート１４ｂの出力をメモリ保護の状態を認識さ
せる信号としてＣＰＵに送出する負論理のＮＡＮＤゲー
ト１４ｄとから構成される。
【００２６】ＤＣ電源レベル検出回路１５は、ＣＰＵ用
の＋５Ｖ電源を分圧する抵抗１５ａ，１５ｂと、抵抗１
５ａ，１５ｂにより分圧された電圧をベース入力とする
トランジスタ１５ｃと、トランジスタ１５ｃのコレクタ
電圧を入力とするＮＡＮＤゲート１５ｄとから構成さ
れ、このＮＡＮＤゲート１５ｄの出力はワンショットタ
イマ１２ａ，１２ｂおよびシフトレジスタ１４ｂのリセ
ット端子に入力される。
の＋５Ｖ電源を分圧する抵抗１５ａ，１５ｂと、抵抗１
５ａ，１５ｂにより分圧された電圧をベース入力とする
トランジスタ１５ｃと、トランジスタ１５ｃのコレクタ
電圧を入力とするＮＡＮＤゲート１５ｄとから構成さ
れ、このＮＡＮＤゲート１５ｄの出力はワンショットタ
イマ１２ａ，１２ｂおよびシフトレジスタ１４ｂのリセ
ット端子に入力される。
【００２７】次に、上記実施例の動作について説明す
る。上記実施例において、入力端子ＩＮ１、ＩＮ２に加
えられるＡＣ電源はダイオードブリッジ１１ａにより全
波整流される。これにより得られる脈流電圧は、抵抗Ｒ
１、Ｒ２および可変抵抗ＶＲ１により分圧されてトラン
ジスタ１１ｂのベースには図２のタイミングチャートに
示すような波形の信号Ａが現れる。この信号波形は、可
変抵抗ＶＲ１を調節することにより、実践および破線の
ように変化する。また、図２に示す波形の信号Ａがトラ
ンジスタ１１ｂのベースに加えられることにより，トラ
ンジスタ１１ｂがオン・オフ動作すると、ＮＯＴゲート
１１ｃおよび１１ｄを通して得られる出力信号は図２の
ＣまたはＢに示す波形のディジタル信号となる。このデ
ィジタル信号Ｃは図２の破線に示す信号Ａに対応し、デ
ィジタル信号Ｂは図２の実線に示す信号Ａに対応する。
る。上記実施例において、入力端子ＩＮ１、ＩＮ２に加
えられるＡＣ電源はダイオードブリッジ１１ａにより全
波整流される。これにより得られる脈流電圧は、抵抗Ｒ
１、Ｒ２および可変抵抗ＶＲ１により分圧されてトラン
ジスタ１１ｂのベースには図２のタイミングチャートに
示すような波形の信号Ａが現れる。この信号波形は、可
変抵抗ＶＲ１を調節することにより、実践および破線の
ように変化する。また、図２に示す波形の信号Ａがトラ
ンジスタ１１ｂのベースに加えられることにより，トラ
ンジスタ１１ｂがオン・オフ動作すると、ＮＯＴゲート
１１ｃおよび１１ｄを通して得られる出力信号は図２の
ＣまたはＢに示す波形のディジタル信号となる。このデ
ィジタル信号Ｃは図２の破線に示す信号Ａに対応し、デ
ィジタル信号Ｂは図２の実線に示す信号Ａに対応する。
【００２８】このようにトランジスタ１１ｂのベースに
入力される信号Ａのレベルは図２に示すようなマイナス
側およびプラス側の両方に振られるから、停電検出レベ
ルを設定する範囲は広い。また、可変抵抗ＶＲ１を調節
することにより、ＡＣ電源の停電検出レベルを任意に調
整されたディジタル波形に変換することができる。
入力される信号Ａのレベルは図２に示すようなマイナス
側およびプラス側の両方に振られるから、停電検出レベ
ルを設定する範囲は広い。また、可変抵抗ＶＲ１を調節
することにより、ＡＣ電源の停電検出レベルを任意に調
整されたディジタル波形に変換することができる。
【００２９】図３は、ワンショットタイマからなる停電
検出部１２のタイミングチャートを示すもので、ＡＣ電
源レベル検出回路１１でディジタル化された信号Ｂがト
リガとしてワンショットタイマ１２ａ，１２ｂに入力さ
れると、ワンショットタイマ１２ａのＱ出力には、その
時定数回路で設定される、ディジタル信号Ｂのパルス幅
より短かい持続時間信号Ｃが現われる。また、ワンショ
ットタイマ１２ｂのＱ出力には、その時定数回路によっ
てディジタル信号Ｂのパルス幅より長い持続時間の信号
Ｄが現われる。すなわち、ワンショットタイマはリトリ
ガブルであるため、ディジタル信号Ｂが安定して入力さ
れていれば、ワンショットタイマ１２ｂのＱ出力には、
常にトリガされた図３に示すＨレベルの出力信号Ｄを出
し続けることになる。
検出部１２のタイミングチャートを示すもので、ＡＣ電
源レベル検出回路１１でディジタル化された信号Ｂがト
リガとしてワンショットタイマ１２ａ，１２ｂに入力さ
れると、ワンショットタイマ１２ａのＱ出力には、その
時定数回路で設定される、ディジタル信号Ｂのパルス幅
より短かい持続時間信号Ｃが現われる。また、ワンショ
ットタイマ１２ｂのＱ出力には、その時定数回路によっ
てディジタル信号Ｂのパルス幅より長い持続時間の信号
Ｄが現われる。すなわち、ワンショットタイマはリトリ
ガブルであるため、ディジタル信号Ｂが安定して入力さ
れていれば、ワンショットタイマ１２ｂのＱ出力には、
常にトリガされた図３に示すＨレベルの出力信号Ｄを出
し続けることになる。
【００３０】一方、図４に示すように、ディジタル信号
Ｂに欠けが生じると（ＡＣ電源が半サイクル欠ける）、
ワンショットタイマ１２ａのＱ出力の信号Ｃは図４に示
す波形となると共に、ワンショットタイマ１２ｂのトリ
ガがディジタル信号Ｂの欠け部分でノントリガ状態とな
るため、そのＱ出力もディジタル信号Ｂの欠け部分に対
応して一時的にＬレベルになる。その結果、ワンショッ
トタイマ１２ｂのＱ出力の信号Ｄは図４に示す波形とな
る。このことにより、ＡＣ電源の周期抜けを検出するこ
とができる。
Ｂに欠けが生じると（ＡＣ電源が半サイクル欠ける）、
ワンショットタイマ１２ａのＱ出力の信号Ｃは図４に示
す波形となると共に、ワンショットタイマ１２ｂのトリ
ガがディジタル信号Ｂの欠け部分でノントリガ状態とな
るため、そのＱ出力もディジタル信号Ｂの欠け部分に対
応して一時的にＬレベルになる。その結果、ワンショッ
トタイマ１２ｂのＱ出力の信号Ｄは図４に示す波形とな
る。このことにより、ＡＣ電源の周期抜けを検出するこ
とができる。
【００３１】また、図５に示すようにディジタル信号Ｂ
中にノイズ成分Ｂａが存在する場合（ＡＣ電源にノイズ
が重畳されているとき）は、ノイズ成分Ｂａがワンショ
ットタイマ１２ａに対しリトリガブルとして作用するか
ら、ノイズ部分に対応するＱ出力の信号Ｃは図５に示す
ようにＨレベルを継続する。その結果、ＡＣ電源のノイ
ズを除去し、ＡＣ電源が安定するまでの間、リセット信
号を出力できるという効果がある。
中にノイズ成分Ｂａが存在する場合（ＡＣ電源にノイズ
が重畳されているとき）は、ノイズ成分Ｂａがワンショ
ットタイマ１２ａに対しリトリガブルとして作用するか
ら、ノイズ部分に対応するＱ出力の信号Ｃは図５に示す
ようにＨレベルを継続する。その結果、ＡＣ電源のノイ
ズを除去し、ＡＣ電源が安定するまでの間、リセット信
号を出力できるという効果がある。
【００３２】図６は、シフトレジスタからなる信号生成
回路１３のタイミングチャートを示すもので、停電にな
ると、停電検出部１２におけるワンショットタイマ１２
ａのＱ出力Ｃおよびワンショットタイマ１２ｂのＱ出力
Ｄは図６に示すように、共にＬレベルとなる。これに伴
いシフトレジスタ１３ａのＱＨ出力ＥはＨレベルからＬ
レベルになるため、シフトレジスタ１３ｂの入力もＬレ
ベルとなる。ここでシフトレジスタ１３ｂはクロック発
生器１３ｃから出力されるクロックＦ（図６参照）によ
り、そのＱＡ出力Ｇは図６に示すようにＬレベルにな
る。このため、ＮＯＴゲート１３ｄが反転して、その出
力がＨレベルとなり、パワーダウン、すなわち停電であ
ることをＣＰＵに知らせる。その後、シフトレジスタ１
３ｂがクロック発生器１３ｃからのクロックＦにより所
定回シフト動作されると、そのＱＨ出力Ｈは図６に示す
ようにＬレベルになり、これによってＣＰＵをリセット
する。このとき、シフトレジスタ１３ａ、１３ｂの上記
機能は維持される。また、シフトレジスタ１３ａは、Ａ
Ｃ電源レベル検出回路１１からのディジタル信号が入力
され、ＡＣ電源が安定するまではリセット状態を継続さ
せる機能を持つ。
回路１３のタイミングチャートを示すもので、停電にな
ると、停電検出部１２におけるワンショットタイマ１２
ａのＱ出力Ｃおよびワンショットタイマ１２ｂのＱ出力
Ｄは図６に示すように、共にＬレベルとなる。これに伴
いシフトレジスタ１３ａのＱＨ出力ＥはＨレベルからＬ
レベルになるため、シフトレジスタ１３ｂの入力もＬレ
ベルとなる。ここでシフトレジスタ１３ｂはクロック発
生器１３ｃから出力されるクロックＦ（図６参照）によ
り、そのＱＡ出力Ｇは図６に示すようにＬレベルにな
る。このため、ＮＯＴゲート１３ｄが反転して、その出
力がＨレベルとなり、パワーダウン、すなわち停電であ
ることをＣＰＵに知らせる。その後、シフトレジスタ１
３ｂがクロック発生器１３ｃからのクロックＦにより所
定回シフト動作されると、そのＱＨ出力Ｈは図６に示す
ようにＬレベルになり、これによってＣＰＵをリセット
する。このとき、シフトレジスタ１３ａ、１３ｂの上記
機能は維持される。また、シフトレジスタ１３ａは、Ａ
Ｃ電源レベル検出回路１１からのディジタル信号が入力
され、ＡＣ電源が安定するまではリセット状態を継続さ
せる機能を持つ。
【００３３】図７は、停電検出装置が停電より復帰した
場合のタイミングチャートである。図７に示すようにワ
ンショットタイマ１２ａから出力される信号Ｃおよびワ
ンショットタイマ１２ｂから出力される信号Ｄがシフト
レジスタ１３ａに入力されると、シフトレジスタ１３ａ
のＱＨ出力Ｅが図７に示すようにＨレベルになり、この
Ｈレベルの信号Ｅはシフトレジスタ１３ｂに入力され
る。そして、クロック発生器１３ｃから出力されるクロ
ックＦがシフトレジスタ１３ｂのクロック端子に入力さ
れると、シフトレジスタ１３ｂが動作を開始する。これ
に伴い、まずＱＡ出力Ｇが図７に示すようにＨレベルと
なり、その後ＱＨ出力Ｈが図７に示す如くＨレベルにな
る。ＱＨ出力がＨレベルになると、ＣＰＵのリセットが
解除され、ＣＰＵが動作し始める。このとき、停電を知
らせるシフトレジスタ１３ｂのＱＡ出力ＧはＨレベルで
あるため、ＮＯＴゲート１４ｅは反転してＬレベルにな
り、停電復帰したことが分かる。
場合のタイミングチャートである。図７に示すようにワ
ンショットタイマ１２ａから出力される信号Ｃおよびワ
ンショットタイマ１２ｂから出力される信号Ｄがシフト
レジスタ１３ａに入力されると、シフトレジスタ１３ａ
のＱＨ出力Ｅが図７に示すようにＨレベルになり、この
Ｈレベルの信号Ｅはシフトレジスタ１３ｂに入力され
る。そして、クロック発生器１３ｃから出力されるクロ
ックＦがシフトレジスタ１３ｂのクロック端子に入力さ
れると、シフトレジスタ１３ｂが動作を開始する。これ
に伴い、まずＱＡ出力Ｇが図７に示すようにＨレベルと
なり、その後ＱＨ出力Ｈが図７に示す如くＨレベルにな
る。ＱＨ出力がＨレベルになると、ＣＰＵのリセットが
解除され、ＣＰＵが動作し始める。このとき、停電を知
らせるシフトレジスタ１３ｂのＱＡ出力ＧはＨレベルで
あるため、ＮＯＴゲート１４ｅは反転してＬレベルにな
り、停電復帰したことが分かる。
【００３４】このように、シフトレジスタ１３ａ，１３
ｂを使用して停電検出することにより、停電検出後のＣ
ＰＵのリセットを確実にすることができ、また、停電復
帰後は、停電を知らせるＨレベル信号の反転で停電復帰
を知らせることができる。
ｂを使用して停電検出することにより、停電検出後のＣ
ＰＵのリセットを確実にすることができ、また、停電復
帰後は、停電を知らせるＨレベル信号の反転で停電復帰
を知らせることができる。
【００３５】また、メモリ保護回路１４においては、ハ
ードウェアによる停電検出回路の出力信号とソフトウェ
アによるメモリオープンコマンドからの出力信号との論
理積でＣＰＵのメモリを保護する。
ードウェアによる停電検出回路の出力信号とソフトウェ
アによるメモリオープンコマンドからの出力信号との論
理積でＣＰＵのメモリを保護する。
【００３６】即ち、シフトレジスタ１３ｂのＱＨ出力で
あるＨレベルのリセット信号Ｈとメモリオープンコマン
ドを実行するフリップフロップ１４ａから生成されたＨ
レベルの信号ＩとがＮＡＮＤゲート１４ａに入力される
と、その出力はＬレベルとなり、メモリ保護信号Ｊを生
成する。この信号Ｊがトランジスタ１４ｃのベースに加
えられると、トランジスタ１４ｃが導通し、そのコレク
タ電位がＨレベルになることによってＣＰＵのメモリの
チップセレクト信号を送出する。このことにより、メモ
リをソフトウエアとハードウエアの両面から保護するこ
とができる。
あるＨレベルのリセット信号Ｈとメモリオープンコマン
ドを実行するフリップフロップ１４ａから生成されたＨ
レベルの信号ＩとがＮＡＮＤゲート１４ａに入力される
と、その出力はＬレベルとなり、メモリ保護信号Ｊを生
成する。この信号Ｊがトランジスタ１４ｃのベースに加
えられると、トランジスタ１４ｃが導通し、そのコレク
タ電位がＨレベルになることによってＣＰＵのメモリの
チップセレクト信号を送出する。このことにより、メモ
リをソフトウエアとハードウエアの両面から保護するこ
とができる。
【００３７】また、Ｈレベルの信号Ｊが負論理のＮＡＮ
Ｄゲートに入力されると、その出力はＨレベルとなり、
これがＣＰＵに対しメモリ保護の状態を認識させる信号
となる。
Ｄゲートに入力されると、その出力はＨレベルとなり、
これがＣＰＵに対しメモリ保護の状態を認識させる信号
となる。
【００３８】一方、ＤＣ電源レベル検出回路１５は＋５
Ｖ電源の停電検出を行う。このＤＣ電源レベル検出回路
１５において、＋５Ｖの電源電圧は抵抗１５ａ，１５ｂ
により分圧され、その分圧電圧がトランジスタ１５ｃの
ベース・エミッタ間電圧以下になると、トランジスタ１
５ｃはオフし、そのコレクタ電位はＨレベルになる。こ
のため、ＮＡＮＤゲート１５ｄの出力はＬレベルとなっ
て停電検出信号Ｋを送出する。このＬレベルの停電検出
信号Ｋがワンショットタイマ１２ａ，１２ｂのリセット
端子およびシフトレジスタ１３ｂのリセット端子に入力
されると、これらワンショットタイマ１２ａ，１２ｂお
よびシフトレジスタ１３ｂがリセットされる。これによ
りＡＣ電源とＤＣ電源の両方の停電検出が可能になる。
Ｖ電源の停電検出を行う。このＤＣ電源レベル検出回路
１５において、＋５Ｖの電源電圧は抵抗１５ａ，１５ｂ
により分圧され、その分圧電圧がトランジスタ１５ｃの
ベース・エミッタ間電圧以下になると、トランジスタ１
５ｃはオフし、そのコレクタ電位はＨレベルになる。こ
のため、ＮＡＮＤゲート１５ｄの出力はＬレベルとなっ
て停電検出信号Ｋを送出する。このＬレベルの停電検出
信号Ｋがワンショットタイマ１２ａ，１２ｂのリセット
端子およびシフトレジスタ１３ｂのリセット端子に入力
されると、これらワンショットタイマ１２ａ，１２ｂお
よびシフトレジスタ１３ｂがリセットされる。これによ
りＡＣ電源とＤＣ電源の両方の停電検出が可能になる。
【００３９】なお、本発明は、上記実施例に示す回路構
成のものに限定されず、請求項に記載された範囲を逸脱
しない限り種々変形し得る。
成のものに限定されず、請求項に記載された範囲を逸脱
しない限り種々変形し得る。
【００４０】
【発明の効果】本発明は上記実施例からも明らかなよう
に、ＡＣ電源レベル検出手段からの第１および第２の信
号の有無から停電の有無を停電検出手段で検出し、これ
により停電を検出した時は信号生成手段を動作させて停
電検出信号を送出するとともに、停電検出から所定時間
後にリセット信号を送出し、また、停電復帰を検出した
時は停電復帰信号を送出した後、所定時間後にリセット
解除信号を送出できるようにしたから、停電検出信号お
よびリセット信号を適切にＣＰＵに知らせることができ
る。
に、ＡＣ電源レベル検出手段からの第１および第２の信
号の有無から停電の有無を停電検出手段で検出し、これ
により停電を検出した時は信号生成手段を動作させて停
電検出信号を送出するとともに、停電検出から所定時間
後にリセット信号を送出し、また、停電復帰を検出した
時は停電復帰信号を送出した後、所定時間後にリセット
解除信号を送出できるようにしたから、停電検出信号お
よびリセット信号を適切にＣＰＵに知らせることができ
る。
【００４１】また、本発明によれば、信号生成手段から
のリセット信号とメモリオープンコマンドにより動作す
るメモリ保護回路を設けたから、停電等の異常時にメモ
リをハードウェアおよびソフトウェアの両面から保護す
ることができる。
のリセット信号とメモリオープンコマンドにより動作す
るメモリ保護回路を設けたから、停電等の異常時にメモ
リをハードウェアおよびソフトウェアの両面から保護す
ることができる。
【００４２】さらに本発明によれば、ＡＣ電源レベル検
出手段に加えてＤＣ電源レベル検出手段を設けたので、
ＡＣ電源とＤＣ電源の両方で停電検出が可能になる。
出手段に加えてＤＣ電源レベル検出手段を設けたので、
ＡＣ電源とＤＣ電源の両方で停電検出が可能になる。
【００４３】また、本発明によれば、ＡＣ電源をダイオ
ードブリッヂにより脈流に変換し、この脈流レベルを抵
抗素子により分圧調整することにより、停電検出レベル
を任意に変更できるとともに、停電検出レベルを広く設
定できる。
ードブリッヂにより脈流に変換し、この脈流レベルを抵
抗素子により分圧調整することにより、停電検出レベル
を任意に変更できるとともに、停電検出レベルを広く設
定できる。
【００４４】さらにまた、本発明によれば、停電検出手
段をＡＣ電源レベル検出手段からの出力信号が入力され
る毎にトリガされる２つのワンショットタイマにより構
成し、かつその時定数を電源ノイズより大きく設定する
ことにより、ＡＣ電源の周期抜けを検出できるとともに
電源ノイズを除去することができる。
段をＡＣ電源レベル検出手段からの出力信号が入力され
る毎にトリガされる２つのワンショットタイマにより構
成し、かつその時定数を電源ノイズより大きく設定する
ことにより、ＡＣ電源の周期抜けを検出できるとともに
電源ノイズを除去することができる。
【００４５】また、本発明によれば、停電検出手段の出
力により動作される信号生成手段を第１，第２のシフト
レジスタにより構成し、第２シフトレジスタのクロック
をクロック発生器から供給することにより、停電検出か
らリセットまでの時間を任意に設定でき、かつ電源投入
時のノイズによる誤動作を防止できる。
力により動作される信号生成手段を第１，第２のシフト
レジスタにより構成し、第２シフトレジスタのクロック
をクロック発生器から供給することにより、停電検出か
らリセットまでの時間を任意に設定でき、かつ電源投入
時のノイズによる誤動作を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例における停電検出装置の全体
の回路図
の回路図
【図２】本実施例におけるＡＣ電源レベル検出回路のタ
イミングチャート
イミングチャート
【図３】本実施例における停電検出部のタイミングチャ
ート
ート
【図４】本実施例における停電検出部のタイミングチャ
ート
ート
【図５】本実施例における停電検出部のタイミングチャ
ート
ート
【図６】本実施例における停電検出時のタイミングチャ
ート
ート
【図７】本実施例における停電復帰時のタイミングチャ
ート
ート
【図８】従来の停電検出装置の回路図
【図９】従来における動作説明用のタイミングチャート
【図１０】従来における動作説明用のタイミングチャー
ト
ト
【図１１】従来における動作説明用のタイミングチャー
ト
ト
【図１２】従来における停電検出入力部の回路図
【図１３】従来における停電検出入力部の出力波形図
１１ ＡＣ電源レベル検出回路 １１ａ ダイオードブリッヂ １１ｂ トランジスタ １１ｃ，１１ｄ ＮＯＴゲート Ｒ１，Ｒ２ 固定抵抗 ＶＲ１ 可変抵抗 １２ 停電検出部 １２ａ，１２ｂ ワンショットタイマ １３ 信号生成回路 １３ａ，１３ｂ シフトレジスタ １３ｃ クロック発生器 １３ｄ ＮＯＴゲート １４ メモリ保護回路 １５ ＤＣ電源レベル検出回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 19/00 - 19/32 G05F 1/10 G06F 1/28 - 1/30 H02H 3/24
Claims (7)
- 【請求項１】 少なくともＣＰＵを有する機器に利用さ
れる停電検出装置であって、前記機器のＡＣ電源を脈流
に変換し、停電検出レベル以上の脈流をディジタル信号
に変換して出力するＡＣ電源レベル検出手段と、前記Ａ
Ｃ電源レベル検出手段の出力ディジタル信号の有無から
停電を検出するとともに、当該ディジタル信号が入力さ
れた際は、入力される毎に出力がトリガされる停電検出
手段と、前記停電検出手段により停電を検出した時には
停電検出信号を送出した後に前記ＣＰＵにリセット信号
を送出し、前記ＡＣ電源レベル検出手段からのディジタ
ル信号が前記停電検出手段に再入力されて停電復帰した
時には前記ＣＰＵにリセット解除信号を送出する信号生
成手段とを備えたことを特徴とする停電検出装置。 - 【請求項２】 請求項１記載の停電検出装置において、
信号生成手段から出力されるリセット信号とメモリオー
プンコマンドとによりメモリ保護指令を送出するメモリ
保護手段を設けたことを特徴とする停電検出装置。 - 【請求項３】 請求項１または２記載の停電検出装置に
おいて、ＤＣ電源の停電レベルを検出するＤＣ電源レベ
ル検出手段を設け、このＤＣ電源レベル検出手段が停電
レベルを検出したときの出力信号により停電検出手段お
よび信号生成手段をリセットして信号生成手段から停電
検出信号およびリセット信号を送出するようにしたこと
を特徴とする停電検出装置。 - 【請求項４】 ＡＣ電源レベル検出手段が、ＡＣ電源を
脈流に変換するダイオードブリッヂと、その脈流レベル
を分圧調整する抵抗素子と、分圧された脈流をディジタ
ル信号に変換するトランジスタおよび論理素子とから構
成されていることを特徴とする請求項１〜３のいずれか
に記載の停電検出装置。 - 【請求項５】 停電検出手段が、ＡＣ電源レベル検出手
段からのディジタル信号によりトリガされて第１の信号
を送出する第１のワンショットタイマと、前記ディジタ
ル信号によりトリガされて第２の信号を送出する第２の
ワンショットタイマとから構成されていることを特徴と
する請求項１〜３のいずれかに記載の停電検出装置。 - 【請求項６】 信号生成手段が、停電検出手段の第１の
信号によりシフト動作されて第２の信号を入力とする第
１のシフトレジスタと、第１のシフトレジスタの出力を
入力とし、クロック発生器からのクロックによりシフト
動作されて停電復帰時には停電復帰信号およびリセット
解除信号を送出し、停電検出時には停電検出信号および
リセット信号を送出する第２のシフトレジスタとから構
成したことを特徴とする請求項５記載の停電検出装置。 - 【請求項７】 ＡＣ電源レベル検出手段からのディジタ
ル信号によりトリガされる毎に出力される第１のワンシ
ョットタイマの出力信号は電源ノイズより長くディジタ
ル信号より短かい持続時間に設定され、第２のワンショ
ットタイマの出力信号は電源ノイズおよびディジタル信
号より長い持続時間に設定されていることを特徴とする
請求項５記載の停電検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184411A JP2848034B2 (ja) | 1991-07-24 | 1991-07-24 | 停電検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184411A JP2848034B2 (ja) | 1991-07-24 | 1991-07-24 | 停電検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0526913A JPH0526913A (ja) | 1993-02-05 |
| JP2848034B2 true JP2848034B2 (ja) | 1999-01-20 |
Family
ID=16152701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184411A Expired - Fee Related JP2848034B2 (ja) | 1991-07-24 | 1991-07-24 | 停電検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848034B2 (ja) |
-
1991
- 1991-07-24 JP JP3184411A patent/JP2848034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526913A (ja) | 1993-02-05 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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