JPH04245316A - マイクロ・コンピュータ - Google Patents
マイクロ・コンピュータInfo
- Publication number
- JPH04245316A JPH04245316A JP3010445A JP1044591A JPH04245316A JP H04245316 A JPH04245316 A JP H04245316A JP 3010445 A JP3010445 A JP 3010445A JP 1044591 A JP1044591 A JP 1044591A JP H04245316 A JPH04245316 A JP H04245316A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- microcomputer
- supply voltage
- voltage
- source voltage
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ・コンピュータ
に関し、特に電源電圧検出回路によって電源電圧が低下
したときの誤動作を防止するマイクロ・コンピュータに
関する。
に関し、特に電源電圧検出回路によって電源電圧が低下
したときの誤動作を防止するマイクロ・コンピュータに
関する。
【０００２】
【従来の技術】従来より太陽電池等を電源とするシステ
ムに使われるマイクロ・コンピュータは、電源電圧が低
下してマイクロ・コンピュータが動作しなくなる様な電
圧まで下がった時の暴走等による誤動作防止のため、電
源電圧検出回路を設けて、電源電圧検出回路が、マイク
ロ・コンピュータが動作不可能な電圧まで、電源電圧が
低下したことを検出した場合には、マイクロ・コンピュ
ータ全体にリセットをかける回路構成となっていた。こ
の回路の構成を図３に示す。
ムに使われるマイクロ・コンピュータは、電源電圧が低
下してマイクロ・コンピュータが動作しなくなる様な電
圧まで下がった時の暴走等による誤動作防止のため、電
源電圧検出回路を設けて、電源電圧検出回路が、マイク
ロ・コンピュータが動作不可能な電圧まで、電源電圧が
低下したことを検出した場合には、マイクロ・コンピュ
ータ全体にリセットをかける回路構成となっていた。こ
の回路の構成を図３に示す。
【０００３】図において抵抗２１と抵抗２１１の抵抗値
が等しいとすると、Ｎチャネル・トランジスタ２０８と
抵抗２１２の抵抗値の大小関係によってコンパレータ２
０９の出力が定まる。抵抗２１２の抵抗値は電源電圧に
あまり依存しないが、Ｎチャネル・トランジスタ２０８
のオン抵抗は電源電圧が下がると大きくなる傾向がある
。したがって電源電圧がある一定電圧以上の場合は、コ
ンパレータ２０９はロウ・レベルを出力し、一定電圧以
下に下がると、ハイ・レベルを出力する。コンパレータ
２０９がハイ・レベルを出力するとＯＲゲート２１４を
介して、ＣＰＵ２１７，ＲＯＭ２１８，ＲＡＭ２１９を
イニシャライズする。
が等しいとすると、Ｎチャネル・トランジスタ２０８と
抵抗２１２の抵抗値の大小関係によってコンパレータ２
０９の出力が定まる。抵抗２１２の抵抗値は電源電圧に
あまり依存しないが、Ｎチャネル・トランジスタ２０８
のオン抵抗は電源電圧が下がると大きくなる傾向がある
。したがって電源電圧がある一定電圧以上の場合は、コ
ンパレータ２０９はロウ・レベルを出力し、一定電圧以
下に下がると、ハイ・レベルを出力する。コンパレータ
２０９がハイ・レベルを出力するとＯＲゲート２１４を
介して、ＣＰＵ２１７，ＲＯＭ２１８，ＲＡＭ２１９を
イニシャライズする。
【０００４】
【発明が解決しようとする課題】この従来のマイクロ・
コンピュータでは、動作不可能な電圧まで電源電圧が低
下した場合に、システム全体にリセットをかけてしまう
ため、内部メモリ等の情報はたとえ保持可能であっても
、動作不可能な電圧まで電源電圧が低下すると初期状態
までもどってしまうという不具合を生ずる。
コンピュータでは、動作不可能な電圧まで電源電圧が低
下した場合に、システム全体にリセットをかけてしまう
ため、内部メモリ等の情報はたとえ保持可能であっても
、動作不可能な電圧まで電源電圧が低下すると初期状態
までもどってしまうという不具合を生ずる。
【０００５】たとえば通常電源電圧が３Ｖで動作するシ
ステムは電源電圧が２Ｖ以下に下がると動作不可能とな
るが、内部メモリの状態保持は１Ｖ程度まで可能な場合
がある。
ステムは電源電圧が２Ｖ以下に下がると動作不可能とな
るが、内部メモリの状態保持は１Ｖ程度まで可能な場合
がある。
【０００６】本発明の目的は、内部メモリの最低データ
保持電圧まで電源電圧が低下しない場合は、初期状態に
ならないマイクロ・コンピュータを提供することにある
。
保持電圧まで電源電圧が低下しない場合は、初期状態に
ならないマイクロ・コンピュータを提供することにある
。
【０００７】
【課題を解決するための手段】本発明のマイクロ・コン
ピュータはメモリを内蔵するマイクロ・コンピュータに
おいて、全体の動作が行なえなくなる電圧まで電源電圧
が低下したことを検出する第１の電源電圧検出回路と、
前記メモリの保持動作が行なえなくなる電圧まで前記電
源電圧が低下したことを検出する第２の電源電圧検出回
路と、前記第１及び第２の電源電圧検出回路の出力状態
に応じて全体の動作状態を決定する手段とを有すること
を特徴とする。
ピュータはメモリを内蔵するマイクロ・コンピュータに
おいて、全体の動作が行なえなくなる電圧まで電源電圧
が低下したことを検出する第１の電源電圧検出回路と、
前記メモリの保持動作が行なえなくなる電圧まで前記電
源電圧が低下したことを検出する第２の電源電圧検出回
路と、前記第１及び第２の電源電圧検出回路の出力状態
に応じて全体の動作状態を決定する手段とを有すること
を特徴とする。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例の回路図である。コンパレー
タ１０７はマイクロ・コンピュータの動作が確実に行わ
れなくなる電圧、たとえば２Ｖまで電源電圧が低下した
時、従来例のコンパレータ２０９と同様に、ハイ・レベ
ルを出力し、ＮＯＲゲート１１５，ＮＯＲゲート１１６
で構成される電源電圧低下検出フラグをリセットすると
ともに、ＮＯＲゲート１１６の立ち上がりエッジでＣＰ
Ｕ１１７を自動的にスタンバイ状態にセットし、ＣＰＵ
１１７の動作を停止し、内部メモリーＲＡＭ１１９の保
持状態に入る。
。図１は本発明の一実施例の回路図である。コンパレー
タ１０７はマイクロ・コンピュータの動作が確実に行わ
れなくなる電圧、たとえば２Ｖまで電源電圧が低下した
時、従来例のコンパレータ２０９と同様に、ハイ・レベ
ルを出力し、ＮＯＲゲート１１５，ＮＯＲゲート１１６
で構成される電源電圧低下検出フラグをリセットすると
ともに、ＮＯＲゲート１１６の立ち上がりエッジでＣＰ
Ｕ１１７を自動的にスタンバイ状態にセットし、ＣＰＵ
１１７の動作を停止し、内部メモリーＲＡＭ１１９の保
持状態に入る。
【０００９】電源電圧が再び上昇して、マイクロ・コン
ピュータが動作可能な電圧、たとえば２Ｖ以上になった
場合は、スタンバイ解除信号１２５をハイ・レベルにす
ることによってスタンバイ状態を解除し、再びマイクロ
・コンピュータは動作を開始する。
ピュータが動作可能な電圧、たとえば２Ｖ以上になった
場合は、スタンバイ解除信号１２５をハイ・レベルにす
ることによってスタンバイ状態を解除し、再びマイクロ
・コンピュータは動作を開始する。
【００１０】逆に、電源電圧がさらに低下して、スタン
バイ状態であってもメモリー、すなわちＲＡＭ１１９の
データ保持が不可能な電圧、たとえば１Ｖ以下まで下が
った場合には、コンパレータ１０９の出力はハイ・レベ
ルを出力し、ＯＲゲート１１４の出力もハイ・レベルと
なりマイクロ・コンピュータ全体を初期状態にイニシャ
ライズする。
バイ状態であってもメモリー、すなわちＲＡＭ１１９の
データ保持が不可能な電圧、たとえば１Ｖ以下まで下が
った場合には、コンパレータ１０９の出力はハイ・レベ
ルを出力し、ＯＲゲート１１４の出力もハイ・レベルと
なりマイクロ・コンピュータ全体を初期状態にイニシャ
ライズする。
【００１１】図２は本発明の他の実施例の回路図である
。図１に示す回路とは第１の電源電圧検出回路の構成が
異なっている。本実施例は電源電圧を下げていった場合
、マイクロ・コンピュータの中で最初に正常動作しなく
なる部分がＲＯＭ３１８である場合に特に有効である。
。図１に示す回路とは第１の電源電圧検出回路の構成が
異なっている。本実施例は電源電圧を下げていった場合
、マイクロ・コンピュータの中で最初に正常動作しなく
なる部分がＲＯＭ３１８である場合に特に有効である。
【００１２】Ｐチャネル・トランジスタ３２１，Ｎチャ
ネル・トランジスタ３２２ａ〜ｎ，３２３，ラッチ３２
４はほぼＲＯＭ３１８の内部回路と同様の構成となって
いる。ただし、Ｎチャネル・トランジスタ３２２ａ〜ｎ
のＮチャネル・トランジスタのたて積の段数はＲＯＭ３
１８の内部よりも所定数だけ多くなっている。
ネル・トランジスタ３２２ａ〜ｎ，３２３，ラッチ３２
４はほぼＲＯＭ３１８の内部回路と同様の構成となって
いる。ただし、Ｎチャネル・トランジスタ３２２ａ〜ｎ
のＮチャネル・トランジスタのたて積の段数はＲＯＭ３
１８の内部よりも所定数だけ多くなっている。
【００１３】動作としては、φ１をロウ・レベルにする
ことにより、Ｐチャネル・トランジスタ３２１をオン状
態に、Ｎチャネル・トランジスタ３２３をオフ状態にす
ることにより、プリチャージした後、φ１をハイ・レベ
ルにしてＮチャネル・トランジスタ３２２ａ〜ｎ，３２
３を介してプリチャージした電荷をディスチャージし、
一定時間後φ２クロックにより、ラッチ３２４にラッチ
する。したがってφ１が立ち上がってから、φ２クロッ
クが入力されるまでに十分ディスチャージされれば通常
はラッチ３２４の出力はロウ・レベルであるが、電源電
圧が下がって来るとディスチャージ速度も遅くなってプ
リチャージした電荷がすべて抜け切らず、ラッチ３２４
の出力はハイ・レベルとなる。
ことにより、Ｐチャネル・トランジスタ３２１をオン状
態に、Ｎチャネル・トランジスタ３２３をオフ状態にす
ることにより、プリチャージした後、φ１をハイ・レベ
ルにしてＮチャネル・トランジスタ３２２ａ〜ｎ，３２
３を介してプリチャージした電荷をディスチャージし、
一定時間後φ２クロックにより、ラッチ３２４にラッチ
する。したがってφ１が立ち上がってから、φ２クロッ
クが入力されるまでに十分ディスチャージされれば通常
はラッチ３２４の出力はロウ・レベルであるが、電源電
圧が下がって来るとディスチャージ速度も遅くなってプ
リチャージした電荷がすべて抜け切らず、ラッチ３２４
の出力はハイ・レベルとなる。
【００１４】従って、ＲＯＭ３１８の内部よりＮチャネ
ル・トランジスタのたて積の段数が多いので、ＲＯＭ３
１８よりもディスチャージしにくく、電源電圧が下がっ
て、ＲＯＭ３１８のプリチャージした電荷がィスチャー
ジ期間に抜けきらなくなり、誤動作するより前に、ラッ
チ３２４の出力はハイ・レベルとなる。ラッチ３２４の
出力がハイ・レベルとなった場合の動作は図１の回路で
コンパレータ１０７がハイ・レベルを出力した場合と同
様である。
ル・トランジスタのたて積の段数が多いので、ＲＯＭ３
１８よりもディスチャージしにくく、電源電圧が下がっ
て、ＲＯＭ３１８のプリチャージした電荷がィスチャー
ジ期間に抜けきらなくなり、誤動作するより前に、ラッ
チ３２４の出力はハイ・レベルとなる。ラッチ３２４の
出力がハイ・レベルとなった場合の動作は図１の回路で
コンパレータ１０７がハイ・レベルを出力した場合と同
様である。
【００１５】
【発明の効果】以上説明したように本発明は、最低動作
検出用と、最低データ保持電圧検出用の２通りの電源電
圧検出回路を設け、最低動作電圧を検出した時にはマイ
クロ・コンピュータ全体をスタンバイ状態に設定し、最
低データ保持電圧を検出した時にはマイクロ・コンピュ
ータ全体をイニシャライズすることにより、電源電圧が
内部メモリの最低データ保持電圧以下にならない時は、
マイクロ・コンピュータ全体が初期状態にならないため
、システム全体の効率が向上する効果を有する。
検出用と、最低データ保持電圧検出用の２通りの電源電
圧検出回路を設け、最低動作電圧を検出した時にはマイ
クロ・コンピュータ全体をスタンバイ状態に設定し、最
低データ保持電圧を検出した時にはマイクロ・コンピュ
ータ全体をイニシャライズすることにより、電源電圧が
内部メモリの最低データ保持電圧以下にならない時は、
マイクロ・コンピュータ全体が初期状態にならないため
、システム全体の効率が向上する効果を有する。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来例を示す回路図である。
１０１，２０１，３０１ ＶＤＤ電源１０２，２
０２，３０２ ＶＳＳ電源１０３，１０４，１０
５，１１０，１１１，１１２，２１０，２１１，２１２
，３１０，３１１，３１２ 抵抗 １０６，１０８，２０８，３０８，３２２ａ〜ｎ，３２
３ Ｎチャネル・トランジスタ １０７，１０９，２０９，３０９ コンパレータ
１１３，２１３，３１３ ＲＥＳＥＴ端子１１４
，２１４，３１４ ＯＲゲート１１５，１１６，
３１５，３１６ ＮＯＲゲート１１７，２１７，
３１７ ＣＰＵ１１８，２１８，３１８
ＲＯＭ１１９，２１９，３１９ ＲＡＭ１２０，
２２０，３２０ バス １２５，３２５ スタンバイ解除信号３２１
Ｐチャネル・トランジスタ３２４ ラッチ
０２，３０２ ＶＳＳ電源１０３，１０４，１０
５，１１０，１１１，１１２，２１０，２１１，２１２
，３１０，３１１，３１２ 抵抗 １０６，１０８，２０８，３０８，３２２ａ〜ｎ，３２
３ Ｎチャネル・トランジスタ １０７，１０９，２０９，３０９ コンパレータ
１１３，２１３，３１３ ＲＥＳＥＴ端子１１４
，２１４，３１４ ＯＲゲート１１５，１１６，
３１５，３１６ ＮＯＲゲート１１７，２１７，
３１７ ＣＰＵ１１８，２１８，３１８
ＲＯＭ１１９，２１９，３１９ ＲＡＭ１２０，
２２０，３２０ バス １２５，３２５ スタンバイ解除信号３２１
Ｐチャネル・トランジスタ３２４ ラッチ
Claims (1)
- 【請求項１】 メモリを内蔵するマイクロ・コンピュ
ータにおいて、全体の動作が行なえなくなる電圧まで電
源電圧が低下したことを検出する第１の電源電圧検出回
路と、前記メモリの保持動作が行なえなくなる電圧まで
前記電源電圧が低下したことを検出する第２の電源電圧
検出回路と、前記第１及び第２の電源電圧検出回路の出
力状態に応じて全体の動作状態を決定する手段とを有す
ることを特徴とするマイクロ・コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010445A JPH04245316A (ja) | 1991-01-31 | 1991-01-31 | マイクロ・コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3010445A JPH04245316A (ja) | 1991-01-31 | 1991-01-31 | マイクロ・コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245316A true JPH04245316A (ja) | 1992-09-01 |
Family
ID=11750350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3010445A Pending JPH04245316A (ja) | 1991-01-31 | 1991-01-31 | マイクロ・コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245316A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881997A (ja) * | 1981-11-07 | 1983-05-17 | Hideo Tsubaki | 水平搬送式自動メツキ装置 |
-
1991
- 1991-01-31 JP JP3010445A patent/JPH04245316A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5881997A (ja) * | 1981-11-07 | 1983-05-17 | Hideo Tsubaki | 水平搬送式自動メツキ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |