JPS6290022A - タイマ回路 - Google Patents
タイマ回路Info
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- JPS6290022A JPS6290022A JP61136671A JP13667186A JPS6290022A JP S6290022 A JPS6290022 A JP S6290022A JP 61136671 A JP61136671 A JP 61136671A JP 13667186 A JP13667186 A JP 13667186A JP S6290022 A JPS6290022 A JP S6290022A
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- program
- voltage
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Power Sources (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイマ回路に関し、特にマイクロコンピュータ
などでプログラム暴走の検出に用いられるウォッチドッ
グタイマ回路に関するものである。
などでプログラム暴走の検出に用いられるウォッチドッ
グタイマ回路に関するものである。
ウォッチングタイマ回路は、制御回路における暴走の発
生の防止を目的とするもので、これにより制御回路が一
つの系としての回路動作を確実になし得るようにしたも
のである。この回路は従来から電話機の受話器外しに対
するノ・ウリング発生回路などにも用いられておυ、対
象とする制御系によって種々の異なる回路構造のものが
使用される０ 最近、マイクロコンピュータが急激に発達し広く普及し
始めているが、このような情報処理装置が共通に抱える
問題点は、何んらかの外部要因によってプログラムの暴
走がおこったり無限ループに情報処理機能が陥ったシす
る事故が往々にして発生することである。プログラムの
暴走検出や無限ループからの脱出のためにウォッチドッ
グタイマ回路が用いられている。
生の防止を目的とするもので、これにより制御回路が一
つの系としての回路動作を確実になし得るようにしたも
のである。この回路は従来から電話機の受話器外しに対
するノ・ウリング発生回路などにも用いられておυ、対
象とする制御系によって種々の異なる回路構造のものが
使用される０ 最近、マイクロコンピュータが急激に発達し広く普及し
始めているが、このような情報処理装置が共通に抱える
問題点は、何んらかの外部要因によってプログラムの暴
走がおこったり無限ループに情報処理機能が陥ったシす
る事故が往々にして発生することである。プログラムの
暴走検出や無限ループからの脱出のためにウォッチドッ
グタイマ回路が用いられている。
従来、このようなウォッチドッグタイマ回路は、リセッ
ト機能付カウンタで構成されていた。すなわち、とのカ
ウンタはクロック信号を計数し、プログラムによって周
期的にリセットされる。プログラムによるカウンタのリ
セット動作はカウンタの計数値がオーバーフローしない
内に行なわれる。
ト機能付カウンタで構成されていた。すなわち、とのカ
ウンタはクロック信号を計数し、プログラムによって周
期的にリセットされる。プログラムによるカウンタのリ
セット動作はカウンタの計数値がオーバーフローしない
内に行なわれる。
したがって、プログラムが正常に実行されておれば、カ
ウンタからのオーバーフロー信号は得られない。一方、
プログラムの暴走が生じた多処理機能が無限ループに陥
ったりすると、カウンタの周期的なリセットが行なわれ
ず、この結果カウンタハオーハーフロー信号を発生する
。このオーバーフロー信号を用いて、例えばプログラム
カウンタを正常状態にリセットする。かくして、プログ
ラムの暴走は停止され無限ループから脱出される。
ウンタからのオーバーフロー信号は得られない。一方、
プログラムの暴走が生じた多処理機能が無限ループに陥
ったりすると、カウンタの周期的なリセットが行なわれ
ず、この結果カウンタハオーハーフロー信号を発生する
。このオーバーフロー信号を用いて、例えばプログラム
カウンタを正常状態にリセットする。かくして、プログ
ラムの暴走は停止され無限ループから脱出される。
しかしながら、このリセット機能付カウンタは、マイク
ロ・コンピュータ程度のものでも１２ビツトを超える回
路規模を必要とする。このため、かかるウォッチドッグ
タイマ回路を備えた１チツプマイクロコンビーータでは
半導体チップが大きく、しかも消費電力が大きい。
ロ・コンピュータ程度のものでも１２ビツトを超える回
路規模を必要とする。このため、かかるウォッチドッグ
タイマ回路を備えた１チツプマイクロコンビーータでは
半導体チップが大きく、しかも消費電力が大きい。
本発明の目的は、簡素化された回路構成であシ、電力消
費を抑えたタイマ回路を提供することにある。
費を抑えたタイマ回路を提供することにある。
本発明によるタイマ回路は、容量と、この容量を周期的
に充電する手段と、前記容量を放電する手段と、前記容
量の端子間電圧を検出し制御信号を発生する手段とを含
む。
に充電する手段と、前記容量を放電する手段と、前記容
量の端子間電圧を検出し制御信号を発生する手段とを含
む。
マイクロコンピュータにおいては、容量は、その端子間
電圧が制御信号発生手段の検出レベルに達する前にプロ
グラムによって周期的に充電される。従って、プログラ
ムが正常に実行されておれば、制御信号の発生はない。
電圧が制御信号発生手段の検出レベルに達する前にプロ
グラムによって周期的に充電される。従って、プログラ
ムが正常に実行されておれば、制御信号の発生はない。
一方、プログラムの暴走が生じたり無限ループに陥った
場合には、容量の充電は停止し、容量は放電され続ける
。この結果、制御信号が発生し、例えばプログラマブル
カウンタが初期状態にリセットされる。かくして、プロ
グラムは正常に実行され始める。
場合には、容量の充電は停止し、容量は放電され続ける
。この結果、制御信号が発生し、例えばプログラマブル
カウンタが初期状態にリセットされる。かくして、プロ
グラムは正常に実行され始める。
次に、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の一実施例としてのウォッチドッグタイ
マ回路内蔵のマイクロコンピュータを示す。読出し専用
メモリ（ＲＯＭ）４には動作仕様を制御するプログラム
が収納されておシ、グログラムカウンタ３によって順に
アドレスされる。ＲＯＭ４から読出された情報はインス
トラクションデコーダ５に内部バス１２を介して供給さ
れる。
マ回路内蔵のマイクロコンピュータを示す。読出し専用
メモリ（ＲＯＭ）４には動作仕様を制御するプログラム
が収納されておシ、グログラムカウンタ３によって順に
アドレスされる。ＲＯＭ４から読出された情報はインス
トラクションデコーダ５に内部バス１２を介して供給さ
れる。
デコーダ５はＲＯＭ４からのデータが伺の命令であるか
を解読し、その結果をタイミング信号発生器６に供給す
る。発生器６は解読された命令に従って内部回路が動作
するように所定のタイミング信号を発生する。読出し書
込み可能メモリ（ＲＡＭ）８には、処理すべきデータや
処理されたデータ等が格納されておシ、内部バス１２を
介して供給されるアドレス信号に応答してアドレスデコ
ーダ７はＲＡＭ８の所定アドレスをアクセスする。論理
演算ユニッ） （ＡＬＵ）９は、データの加減算の論理
演算を行ない、その結果をアキュムレータ１０に供給さ
れる。アキュムレータ１０のデータは内部バス１２を介
してＲＡＭ８やＡＬＵ９へ供給される。入出力ポート１
１も内部バス１２に双方性結合され、図示しない制御対
象機器からのデータをバス１２に転送したり、バス１２
のデータを制御対象機器に転送したシする。
を解読し、その結果をタイミング信号発生器６に供給す
る。発生器６は解読された命令に従って内部回路が動作
するように所定のタイミング信号を発生する。読出し書
込み可能メモリ（ＲＡＭ）８には、処理すべきデータや
処理されたデータ等が格納されておシ、内部バス１２を
介して供給されるアドレス信号に応答してアドレスデコ
ーダ７はＲＡＭ８の所定アドレスをアクセスする。論理
演算ユニッ） （ＡＬＵ）９は、データの加減算の論理
演算を行ない、その結果をアキュムレータ１０に供給さ
れる。アキュムレータ１０のデータは内部バス１２を介
してＲＡＭ８やＡＬＵ９へ供給される。入出力ポート１
１も内部バス１２に双方性結合され、図示しない制御対
象機器からのデータをバス１２に転送したり、バス１２
のデータを制御対象機器に転送したシする。
以上の構成は、従来からあるマイクロコンピュータと同
じであるが、本実施例では、さらに新規な構成のウォッ
チドッグタイマ回路を備えている。
じであるが、本実施例では、さらに新規な構成のウォッ
チドッグタイマ回路を備えている。
このタイマ回路は、コンデンサＣ１１Ｐチヤンネルおよ
びＮチャンネルＭＯＳトランジスタＱ１およびＱ！、比
較器１、基準電圧源２、ならびにワンシせットハルス発
生器１３を有する。トランジスタＱ。
びＮチャンネルＭＯＳトランジスタＱ１およびＱ！、比
較器１、基準電圧源２、ならびにワンシせットハルス発
生器１３を有する。トランジスタＱ。
は節点Ｎと電源電圧ＶＤＤの供給点との間に接続され、
トランジスタＱ２およびコンデンサＣ１は節点Ｎと接地
点との間に並列接続されている。節点Ｎは比較器１の反
転入力端子に接続され、その非反転入力端子には基準電
圧源２からの基準電圧Ｖｏが供給されている。比較器１
の出力はパルス発生器１３へ供給され、その出力はリセ
ットパルスＲ８としう てプログラムカウンタ＃℃のリセット端子比へ供給され
る。トランジスタＱ１およびＱ２は信号ｉＤＤで制御さ
れる。信号ＩＤＩ）がロウレベルをとるとき、トランジ
スタＱ、け導通してコンデンサＣＩを充電する。信号Ｉ
ＤＤがハイレベルのときはトランジスタＱ２が導通して
コンデンサＣ３を放電する。
トランジスタＱ２およびコンデンサＣ１は節点Ｎと接地
点との間に並列接続されている。節点Ｎは比較器１の反
転入力端子に接続され、その非反転入力端子には基準電
圧源２からの基準電圧Ｖｏが供給されている。比較器１
の出力はパルス発生器１３へ供給され、その出力はリセ
ットパルスＲ８としう てプログラムカウンタ＃℃のリセット端子比へ供給され
る。トランジスタＱ１およびＱ２は信号ｉＤＤで制御さ
れる。信号ＩＤＩ）がロウレベルをとるとき、トランジ
スタＱ、け導通してコンデンサＣＩを充電する。信号Ｉ
ＤＤがハイレベルのときはトランジスタＱ２が導通して
コンデンサＣ３を放電する。
この信号ＩＤＤはインストラクションデコーダ５から発
生され、したがって、ＲＯＭ４から読出された命令があ
る特定の命令のときロウレベルをとる。この命令として
は、一連のプログラムにおいてしばしば使用され、また
、この命令を実行しても花の直明の命令の実行によって
得た信号状態を何ら変化させない命令、すなわち、Ｎ０
ＯＰ（又はＮ０Ｐ）命令を用いるのか都合がよい。
生され、したがって、ＲＯＭ４から読出された命令があ
る特定の命令のときロウレベルをとる。この命令として
は、一連のプログラムにおいてしばしば使用され、また
、この命令を実行しても花の直明の命令の実行によって
得た信号状態を何ら変化させない命令、すなわち、Ｎ０
ＯＰ（又はＮ０Ｐ）命令を用いるのか都合がよい。
第２図に、信号ＩＤＤ、節点Ｎの電圧ｖＮ１比較器１の
出力電圧■ｃおよびリセットパルスＲ８の電う 圧波形を示す。プログラムカランタモ宅がＮ０ＯＰ命令
が格納されているＲＯＭ４のアドレスをアクセスすると
、デコーダ５は信号ＩＤＤをロウレベルにする。これ罠
よって、トランジスタＱｔは導通しコンデンサＣ！は充
電される。トランジスタＱ１は比較的大きな電流能力を
有する真ので、Ｎ０ＯＰ命令の期間中にコンデンサＣ１
はほぼ電源電圧ＶＤＤまで充電される。プログラムカウ
ンタ料の計数ルに反転してトランジスタＱｚが導通ずる
。かくして、コンデンサＣ１は放電される。コンデンサ
Ｃ１の放電は、プログラムカウンタ３の計数値が進んで
次のＮ０ＯＰ命令が実行されるまで続くが、トランジス
タＱ２の電流能力はかなり小さく設定されているので、
その放電はゆっくりと行なわれる。Ｎ０ＯＰ命令の実行
によシ、コンデンサＣ１は再びＶＤＤハイレベル充電さ
れ、同命令の終了後コンデンサＣ１はゆるやかに放電さ
れていく。このように、Ｎ００Ｐ命令が実行されるたび
にコンデンサＣ１は充電され、それ以外の命令を実行し
ているときはコンデンサＣ１は放電される。したがって
、コンデン°すＣ１の端子間電圧は第２図でｖＮとして
示される。
出力電圧■ｃおよびリセットパルスＲ８の電う 圧波形を示す。プログラムカランタモ宅がＮ０ＯＰ命令
が格納されているＲＯＭ４のアドレスをアクセスすると
、デコーダ５は信号ＩＤＤをロウレベルにする。これ罠
よって、トランジスタＱｔは導通しコンデンサＣ！は充
電される。トランジスタＱ１は比較的大きな電流能力を
有する真ので、Ｎ０ＯＰ命令の期間中にコンデンサＣ１
はほぼ電源電圧ＶＤＤまで充電される。プログラムカウ
ンタ料の計数ルに反転してトランジスタＱｚが導通ずる
。かくして、コンデンサＣ１は放電される。コンデンサ
Ｃ１の放電は、プログラムカウンタ３の計数値が進んで
次のＮ０ＯＰ命令が実行されるまで続くが、トランジス
タＱ２の電流能力はかなり小さく設定されているので、
その放電はゆっくりと行なわれる。Ｎ０ＯＰ命令の実行
によシ、コンデンサＣ１は再びＶＤＤハイレベル充電さ
れ、同命令の終了後コンデンサＣ１はゆるやかに放電さ
れていく。このように、Ｎ００Ｐ命令が実行されるたび
にコンデンサＣ１は充電され、それ以外の命令を実行し
ているときはコンデンサＣ１は放電される。したがって
、コンデン°すＣ１の端子間電圧は第２図でｖＮとして
示される。
コンデンサＣ１の端子間電圧ＶＮが電圧源２の基準電圧
Ｖｏよシも小さくならないうちにＮ０ＯＰ命令が実行さ
れるようにプログラムが組まれている。したがって、プ
ログラムが正常に実行されている限シ、電圧ｖＮは基準
電圧Ｖｏよすも小さくならない。
Ｖｏよシも小さくならないうちにＮ０ＯＰ命令が実行さ
れるようにプログラムが組まれている。したがって、プ
ログラムが正常に実行されている限シ、電圧ｖＮは基準
電圧Ｖｏよすも小さくならない。
電圧ｖＮおよびｖｏを受ける比較器１の出力ＶＣはそれ
故ロウレベルを保持しており、リセットパルスＰＳは発
生されない。
故ロウレベルを保持しており、リセットパルスＰＳは発
生されない。
ところが、プログラムの暴走あるいは無限ループに演算
処理動作が陥ったとすると、Ｎ０ＯＦ命令の実行によっ
てコンデンサＣＩが充電される動作が第２図で点線で示
すように行なわれなくなり、コンデンサＣ１は放電され
続けることになる。コンデンサＣ１の端子間電圧ｖＮは
ついには基準電圧よシも小さくなる。この結果、比較器
１の出力ｖｃはロウレベルからハイレベルへ反転する。
処理動作が陥ったとすると、Ｎ０ＯＦ命令の実行によっ
てコンデンサＣＩが充電される動作が第２図で点線で示
すように行なわれなくなり、コンデンサＣ１は放電され
続けることになる。コンデンサＣ１の端子間電圧ｖＮは
ついには基準電圧よシも小さくなる。この結果、比較器
１の出力ｖｃはロウレベルからハイレベルへ反転する。
すなわち、プログラムの暴走あるいは無限ループでの処
理動作発生が検出される。パルス発生器１３は第２図に
示すごとく出力ｖｃのロウレベルからハイレベルへの変
化に応答してワンショット状のリセットパルス＆Ｓを発
生する。このリセットパルスＲ８はプログラムカウンタ
２のリセット端子１（、に供給され、カウンタ２を初期
状態にリセットする。すなわち、本マイクロコンビーー
タはプログラムの暴走状態又は無限ループでの動作から
プログラムの初期状態へ復帰される。リセットパルスＰ
Ｓがなくなると、プログラムカウンタ２は計数を開始し
、プログラムが実行される。Ｎ０ＯＦ命令が実行された
時点で、コンデンサＣ１はほぼＶＤＤハイレベル充電さ
れ、比較器１の出力Ｖｃはロウレベルへ反転する。
理動作発生が検出される。パルス発生器１３は第２図に
示すごとく出力ｖｃのロウレベルからハイレベルへの変
化に応答してワンショット状のリセットパルス＆Ｓを発
生する。このリセットパルスＲ８はプログラムカウンタ
２のリセット端子１（、に供給され、カウンタ２を初期
状態にリセットする。すなわち、本マイクロコンビーー
タはプログラムの暴走状態又は無限ループでの動作から
プログラムの初期状態へ復帰される。リセットパルスＰ
Ｓがなくなると、プログラムカウンタ２は計数を開始し
、プログラムが実行される。Ｎ０ＯＦ命令が実行された
時点で、コンデンサＣ１はほぼＶＤＤハイレベル充電さ
れ、比較器１の出力Ｖｃはロウレベルへ反転する。
このように、コンデンサＣ１をある特定の命令（本実施
例ではＮＯＰ命令）で周期的（この周期は固定でなくプ
ログラムによって第２図のごとく多少変動する）に充電
し、コンデンサＣ１の充電電圧を検出することにより、
プログラムの暴走および無限ループでの動作が検出され
かつその状態からぬけ出すことができる。しかも、その
構成素子数は、リセット付カウンタを用いていた従来の
ものよりもはるかに少なく、ウォッチドッグタイマ回路
が半導体ベレット上で占有する面積は小さく、大幅な電
力消費をもたらす。
例ではＮＯＰ命令）で周期的（この周期は固定でなくプ
ログラムによって第２図のごとく多少変動する）に充電
し、コンデンサＣ１の充電電圧を検出することにより、
プログラムの暴走および無限ループでの動作が検出され
かつその状態からぬけ出すことができる。しかも、その
構成素子数は、リセット付カウンタを用いていた従来の
ものよりもはるかに少なく、ウォッチドッグタイマ回路
が半導体ベレット上で占有する面積は小さく、大幅な電
力消費をもたらす。
マイクロコンビ、−一夕の中には、コンデンサを用いた
パワーオ／クリア機能、すなわち、電源投入時において
コンデンサの充電電圧が零であることを利用して内部回
路を初期状態にセットする機能を有するもの州゛ある。
パワーオ／クリア機能、すなわち、電源投入時において
コンデンサの充電電圧が零であることを利用して内部回
路を初期状態にセットする機能を有するもの州゛ある。
本発明では、パワーオンクリア機能のだめのコンデンサ
をウォッチドッグタイマ回路のためのコンデンサとして
も使用し得る。その構成例が本発明の第２の実施例とし
て第３図に示されている。なお、第１図と同一構成部は
同じ番号で示して再度の説明を省略する。
をウォッチドッグタイマ回路のためのコンデンサとして
も使用し得る。その構成例が本発明の第２の実施例とし
て第３図に示されている。なお、第１図と同一構成部は
同じ番号で示して再度の説明を省略する。
第３図に示したマイクロコンピュータはパワーオンクリ
ア端子２０を有し、同端子２０と接地点との間にコンデ
ンサＣ２が接続されている。トランジスタＱ１およびＱ
２ば、第１図でも示したように、信号ＩＤＤによってコ
ンデンサＣ２の充放電を制御する。ＰチャンネルＭＯＳ
トランジスタＱ３がトランジスタＱ！に並列接続されて
おシ、このゲートには、シーミツトトリガ回路２１の出
力Ｖｓをインバータ２３によって反転した信号ＣＣが供
給されている。端子２０での電圧、すなわち、コンデン
サＣ２の端子間電圧Ｖ２ｏはシュミットトリガ回路２１
に供給され、同回路２１の出力Ｖｓはオールクリア回路
２２に供給される。
ア端子２０を有し、同端子２０と接地点との間にコンデ
ンサＣ２が接続されている。トランジスタＱ１およびＱ
２ば、第１図でも示したように、信号ＩＤＤによってコ
ンデンサＣ２の充放電を制御する。ＰチャンネルＭＯＳ
トランジスタＱ３がトランジスタＱ！に並列接続されて
おシ、このゲートには、シーミツトトリガ回路２１の出
力Ｖｓをインバータ２３によって反転した信号ＣＣが供
給されている。端子２０での電圧、すなわち、コンデン
サＣ２の端子間電圧Ｖ２ｏはシュミットトリガ回路２１
に供給され、同回路２１の出力Ｖｓはオールクリア回路
２２に供給される。
電源投入時点では、第４図に示すように、コンデンサＣ
２の電荷、しだがって電圧Ｖ２ｏは零であるので、／ユ
ミットトリガ回路２１はハイレベルの出力Ｖｓを発生す
る。これに応答して、オールクリア回路２２は所定のパ
ルス幅のオールクリア信号ＡＣを発生ずる。この信号Ａ
Ｃはプログラムカウンタ２および入出力ボート１１、場
合によってはアドレスデコーダ７およびアキュムレータ
１０に供給され、これらを所定の初期状態にセットする
。
２の電荷、しだがって電圧Ｖ２ｏは零であるので、／ユ
ミットトリガ回路２１はハイレベルの出力Ｖｓを発生す
る。これに応答して、オールクリア回路２２は所定のパ
ルス幅のオールクリア信号ＡＣを発生ずる。この信号Ａ
Ｃはプログラムカウンタ２および入出力ボート１１、場
合によってはアドレスデコーダ７およびアキュムレータ
１０に供給され、これらを所定の初期状態にセットする
。
出力ｖｓがハイレベルであるので信号ＣＣはロウレベル
をとる。したがって、トランジスタＱ３は導通しコンデ
ンサＣ２を充電する。シュミットトリガ回路２１は高閾
値ＶＴＲをとっているので、所定パルス幅のオールクリ
ア信号ＡＣがなくなっても充電°され続ける。信号ＡＣ
がなくなると、プログラムカウンタ２は計数を開始し、
プログラムが実行され始める。第１図で説明したように
、Ｎ０ＯＰ命令以外の命令実行時はトランジスタＱ２は
導通状態となるが、トランジスタＱ３はＱ２よりもかな
り高い電流能力をもっているので、コンデンサＣ２は充
電され続ける。コンデンサＣ２の充電が高閾値ＶＴＨレ
ベル゛まで進むと、シュミットトリガ回路２１はロウレ
ベルの出力Ｖｓを発生し、トランジスタＱ３は遮断状態
となる。トランジスタＱ２はコンデンサＣ２を放電する
が、シュミットトリガ回路２１は低閾値ＶＴＬをとって
いるので、その出力Ｖｓは・・イレペルを保持する。
をとる。したがって、トランジスタＱ３は導通しコンデ
ンサＣ２を充電する。シュミットトリガ回路２１は高閾
値ＶＴＲをとっているので、所定パルス幅のオールクリ
ア信号ＡＣがなくなっても充電°され続ける。信号ＡＣ
がなくなると、プログラムカウンタ２は計数を開始し、
プログラムが実行され始める。第１図で説明したように
、Ｎ０ＯＰ命令以外の命令実行時はトランジスタＱ２は
導通状態となるが、トランジスタＱ３はＱ２よりもかな
り高い電流能力をもっているので、コンデンサＣ２は充
電され続ける。コンデンサＣ２の充電が高閾値ＶＴＨレ
ベル゛まで進むと、シュミットトリガ回路２１はロウレ
ベルの出力Ｖｓを発生し、トランジスタＱ３は遮断状態
となる。トランジスタＱ２はコンデンサＣ２を放電する
が、シュミットトリガ回路２１は低閾値ＶＴＬをとって
いるので、その出力Ｖｓは・・イレペルを保持する。
プログラムが進み、Ｎ０ＯＰ命令が実行されると、トラ
ンジスタＱ１が導通しコンデンサＣ２をＶＤＤハイレベ
ル充電する。Ｎ０ＯＰ命令が終了するとトランジスタＱ
２はコンデンサＣ２を放電させる。
ンジスタＱ１が導通しコンデンサＣ２をＶＤＤハイレベ
ル充電する。Ｎ０ＯＰ命令が終了するとトランジスタＱ
２はコンデンサＣ２を放電させる。
Ｎ０ＯＰ命令は、コンデンサＣ２の電圧Ｖ２０がシュミ
ットトリガ回路２１の低閾値ＶＴＬレベルよりも小さく
ならないうちに実行されるようプログラムが組んである
。したがって、プログラムが正常に実行されているかぎ
り、シュミットトリガ回路２１の出力■ｓはロウレベル
を保持している。
ットトリガ回路２１の低閾値ＶＴＬレベルよりも小さく
ならないうちに実行されるようプログラムが組んである
。したがって、プログラムが正常に実行されているかぎ
り、シュミットトリガ回路２１の出力■ｓはロウレベル
を保持している。
プログラムの暴走あるいは無限ループでの動作が生じる
と、コンデンサＣ２への充電動作（第４図に点線で表示
）が行なわれず、この結果、トランジスタＱｚはコンデ
ンサＣ２をついには７ユミノトトリガ回路の低閾値ＶＴ
Ｌ ’！で放電する。シネミツトトリガ回路２１はかく
してハイレベルの出力Ｖｓを発生し、オールクリア信号
ＡＣが発生される。
と、コンデンサＣ２への充電動作（第４図に点線で表示
）が行なわれず、この結果、トランジスタＱｚはコンデ
ンサＣ２をついには７ユミノトトリガ回路の低閾値ＶＴ
Ｌ ’！で放電する。シネミツトトリガ回路２１はかく
してハイレベルの出力Ｖｓを発生し、オールクリア信号
ＡＣが発生される。
これによって、プログラムカウンタ２等が初期状態にセ
ットされ、プログラムが初期状態から実行され始める。
ットされ、プログラムが初期状態から実行され始める。
すなわち、プログラムの暴走あるいは無限ループでの動
作から正常なプログラムの実行へ復帰される。
作から正常なプログラムの実行へ復帰される。
このように、本実施例では、パワーオンクリア機能のた
めにもともと備えられていたコンデンサＣ２をウォッチ
ドッグタイマ機能のためのコンデンサとしても利用して
いる。
めにもともと備えられていたコンデンサＣ２をウォッチ
ドッグタイマ機能のためのコンデンサとしても利用して
いる。
トランジスタＱ３の機能をトランジスタＱ１に兼ねさせ
ることも可能だろうし、コンデンサＣ２のレベル検出に
シーミツ） トＩＪガ回路以外の構成もあり得る。その
−構成例を本発明の第３の実施例として第５図に示す。
ることも可能だろうし、コンデンサＣ２のレベル検出に
シーミツ） トＩＪガ回路以外の構成もあり得る。その
−構成例を本発明の第３の実施例として第５図に示す。
々お、第５図では、ウォッチドッグタイマ回路およびオ
ールクリア回路を示し、とＮＡＮＤ回路３７の一方の入
力端子とに供給される。ＮＡＮＤ回路３７の出力がイン
バータ３８を介してトランジスタＱ１のゲートに供給さ
れる。
ールクリア回路を示し、とＮＡＮＤ回路３７の一方の入
力端子とに供給される。ＮＡＮＤ回路３７の出力がイン
バータ３８を介してトランジスタＱ１のゲートに供給さ
れる。
端子２０は二つのインバータ３０および３１を介して二
つのＤ形フリップフロップ回路（Ｄ−Ｆ／Ｆ）３３およ
び３４のリセット端子几に接続されている。インバータ
３１の出力がロウレベルのときこれらＤ−Ｆ／Ｆ３３，
３４はリセットされる。Ｄ−Ｆ／Ｆ３３のデータ端子り
は電源に接続され、その出力端子ＱはＤ−Ｆ７Ｆ３４の
データ入力端子りに接続されている。Ｄ−Ｆ／Ｆ３４の
出力はインバーセット入力となる。Ｄ−Ｆ／Ｆ ３３
、３４のクロックウンタ３（第３図）の３ビツト目の出
力ＰＣ３が供給されており、その反転出力端子ＱはＮＡ
ＮＤ回路３７の他方の入力端子に供給されている。
つのＤ形フリップフロップ回路（Ｄ−Ｆ／Ｆ）３３およ
び３４のリセット端子几に接続されている。インバータ
３１の出力がロウレベルのときこれらＤ−Ｆ／Ｆ３３，
３４はリセットされる。Ｄ−Ｆ／Ｆ３３のデータ端子り
は電源に接続され、その出力端子ＱはＤ−Ｆ７Ｆ３４の
データ入力端子りに接続されている。Ｄ−Ｆ／Ｆ３４の
出力はインバーセット入力となる。Ｄ−Ｆ／Ｆ ３３
、３４のクロックウンタ３（第３図）の３ビツト目の出
力ＰＣ３が供給されており、その反転出力端子ＱはＮＡ
ＮＤ回路３７の他方の入力端子に供給されている。
第６図に各部の電圧波形を示すように、電源投入時コン
デンサＣ２の電荷は零であるから、インバータ３１の出
力ｖＲはロウレベルをとり、Ｄ−Ｆ／Ｆ３３および３４
はリセットされる。しだがって、オールクリア信号ＡＣ
はハイレベルをとシ、第３図に示すとおりプログラムカ
ウンタ３．入出力ポート１１等が所定の初期状態に設定
される。Ｓ −ＲＦ／Ｆ３６はセットされてその反転出
力ｖＦはロウレベルをと９、インバータ３８の出力ｖＱ
もロウレベルをとってトランジスタＱ１が導通する。こ
れによって、コンデンサＣ２が充電され、その充電レベ
ルがインバータ３０の閾値ＶＴをこえると信号ｖＲはハ
イレベルに反転する。Ｄ−Ｆ／Ｆ３３＞よび３４のリセ
ットは解除され、これらは、クロック信号’ＣＬＫに同
期してＤ−Ｆ／Ｆ３３のデータ入力四子りのレベル、す
なわちハイレベルをシフトする。オールクリア信号ＡＣ
はかくしてロウレベルに反転し、プログラムカウンタ３
（第３図）が作動し始る めでプログラムが実行され奪ス。インストラクションデ
コーダ５（第３図）はハイレベルの信号ＩＤＤの出力し
てトランジスタＱ２を導通させるが、Ｓ−几Ｆ／ｌ＝’
３６によってトランジスタＱ！導通状態に保持され、ま
たトランジスタＱ２の電流能力はトランジスタＱｌに比
してかなシ小さいので、コンデンサＣ２はＶＤＤよシも
少し小さいレベルにまで充電される。プログラムカウン
タ３の計数が進みその３ビツト目にハイレベルが現われ
ると信号ＰＣ３がハイレベルとなｆｉ、８−ＲＦ／Ｆ３
６はリセット状態となる。これによシ、トランジスタＱ
１は遮断状態となり、コンデンサＣ２はトランジスタＱ
２でゆっくシ放電され電圧ｖ器は下降する。プログラム
はさらに進み、Ｎ０ＯＰ命令が実行されると、信号１１
）Ｄはロウレベルをとシ、トランジスタＱ１が導通して
コンデンサＣ２をほぼＶＤＤレベルまで充電する。Ｎ０
ＯＦ命令が終了すると、トランジスタＱ２はコンデンサ
Ｃ２を放電する。
デンサＣ２の電荷は零であるから、インバータ３１の出
力ｖＲはロウレベルをとり、Ｄ−Ｆ／Ｆ３３および３４
はリセットされる。しだがって、オールクリア信号ＡＣ
はハイレベルをとシ、第３図に示すとおりプログラムカ
ウンタ３．入出力ポート１１等が所定の初期状態に設定
される。Ｓ −ＲＦ／Ｆ３６はセットされてその反転出
力ｖＦはロウレベルをと９、インバータ３８の出力ｖＱ
もロウレベルをとってトランジスタＱ１が導通する。こ
れによって、コンデンサＣ２が充電され、その充電レベ
ルがインバータ３０の閾値ＶＴをこえると信号ｖＲはハ
イレベルに反転する。Ｄ−Ｆ／Ｆ３３＞よび３４のリセ
ットは解除され、これらは、クロック信号’ＣＬＫに同
期してＤ−Ｆ／Ｆ３３のデータ入力四子りのレベル、す
なわちハイレベルをシフトする。オールクリア信号ＡＣ
はかくしてロウレベルに反転し、プログラムカウンタ３
（第３図）が作動し始る めでプログラムが実行され奪ス。インストラクションデ
コーダ５（第３図）はハイレベルの信号ＩＤＤの出力し
てトランジスタＱ２を導通させるが、Ｓ−几Ｆ／ｌ＝’
３６によってトランジスタＱ！導通状態に保持され、ま
たトランジスタＱ２の電流能力はトランジスタＱｌに比
してかなシ小さいので、コンデンサＣ２はＶＤＤよシも
少し小さいレベルにまで充電される。プログラムカウン
タ３の計数が進みその３ビツト目にハイレベルが現われ
ると信号ＰＣ３がハイレベルとなｆｉ、８−ＲＦ／Ｆ３
６はリセット状態となる。これによシ、トランジスタＱ
１は遮断状態となり、コンデンサＣ２はトランジスタＱ
２でゆっくシ放電され電圧ｖ器は下降する。プログラム
はさらに進み、Ｎ０ＯＰ命令が実行されると、信号１１
）Ｄはロウレベルをとシ、トランジスタＱ１が導通して
コンデンサＣ２をほぼＶＤＤレベルまで充電する。Ｎ０
ＯＦ命令が終了すると、トランジスタＱ２はコンデンサ
Ｃ２を放電する。
プログラムの暴走あるいは無限ループでの動作が発生す
ると、コンデンサＣ２の充電が停止し、コンデンサＣ２
の電圧ｖ２ｏはついにはインバータ３０の閾値ｖＴより
も小さくなる。この結果、信号■Ｒがロウレベルとな５
、Ｄ−Ｆ／Ｆ３３および３４をリセットしてオールクリ
ア信号ＡＣをハイレベルにする。プログラムカウンタ３
（第３図）等が初期状態にリセットされ、 Ｓ−ＲＦ／
Ｆ３６はセットされてトランジスタＱｌを導通させる。
ると、コンデンサＣ２の充電が停止し、コンデンサＣ２
の電圧ｖ２ｏはついにはインバータ３０の閾値ｖＴより
も小さくなる。この結果、信号■Ｒがロウレベルとな５
、Ｄ−Ｆ／Ｆ３３および３４をリセットしてオールクリ
ア信号ＡＣをハイレベルにする。プログラムカウンタ３
（第３図）等が初期状態にリセットされ、 Ｓ−ＲＦ／
Ｆ３６はセットされてトランジスタＱｌを導通させる。
信号ＶＲは直ちにハイレベルとなり、Ｄ−Ｐ／Ｆ３３お
よび３４のリセットを解除する。以後は、前述の回路動
作が実行されていく。
よび３４のリセットを解除する。以後は、前述の回路動
作が実行されていく。
このように、本実施例においては、パワーオンクリア機
能用コンデンザＣ２を用いて、プログラムの暴走あるい
は無限ループでの動作を検出し、かかる状態から正常動
作への復帰をオールクリア回路を利用して行なっている
。
能用コンデンザＣ２を用いて、プログラムの暴走あるい
は無限ループでの動作を検出し、かかる状態から正常動
作への復帰をオールクリア回路を利用して行なっている
。
なお、上記実施例では、コンデンサの充電をＮ００Ｐ命
令の実行で行なったが、他の少なくとも一つの命令の実
行で行なってもよいことは熱論である。コンデンサの端
子間電圧は他の構成のレベル検出回路を使用し得る。
令の実行で行なったが、他の少なくとも一つの命令の実
行で行なってもよいことは熱論である。コンデンサの端
子間電圧は他の構成のレベル検出回路を使用し得る。
以上詳細に説明したように、本発明はリセット付カウン
タを用いた従来回路に比し僅少の回路素子による簡単な
回路構成のウォッチドッグ・タイマ回路を提供し得る。
タを用いた従来回路に比し僅少の回路素子による簡単な
回路構成のウォッチドッグ・タイマ回路を提供し得る。
従って、チップ形状および消費電力を増大させずに半導
体装置内に組込むことが可能である。更に、容量まだは
放電回路抵抗を適宜選定して時定数を変えることにより
、制御系の暴走検出時間を任意に設定することも可能で
ある。特にマイクロ・コンピュータのオール・クリア端
子に容量を外付けした回路構成を用いれば、オール・ク
リア機能を積極的に利用することができ、暴走検出から
動作復帰までの回路機能をきわめて簡便回路で効率的に
付与し得る。
体装置内に組込むことが可能である。更に、容量まだは
放電回路抵抗を適宜選定して時定数を変えることにより
、制御系の暴走検出時間を任意に設定することも可能で
ある。特にマイクロ・コンピュータのオール・クリア端
子に容量を外付けした回路構成を用いれば、オール・ク
リア機能を積極的に利用することができ、暴走検出から
動作復帰までの回路機能をきわめて簡便回路で効率的に
付与し得る。
第１図は本発明の一実施例を示す回路ブロック図、第２
図は第１図の動作を説明するだめのタイミングチャート
、第３図は本発明の他の実施例を示す回路ブロック図、
第４図は第３図の動作を説明するだめのタイミングチャ
ート、第５図は本発明のさらに他の実施例を示す回路図
、第６図は第５図の動作を説明するためのタイミングチ
ャートである。 ；７Ｌ・。 代理人 弁理士 内 原 Ｅｉｌ−，１、う。 ＼、 〜。
図は第１図の動作を説明するだめのタイミングチャート
、第３図は本発明の他の実施例を示す回路ブロック図、
第４図は第３図の動作を説明するだめのタイミングチャ
ート、第５図は本発明のさらに他の実施例を示す回路図
、第６図は第５図の動作を説明するためのタイミングチ
ャートである。 ；７Ｌ・。 代理人 弁理士 内 原 Ｅｉｌ−，１、う。 ＼、 〜。
Claims (1)
- 容量と、この容量を周期的に充電する手段と、前記容量
を放電する手段と、前記容量の端子間電圧を検出し制御
信号を発生する手段とを備えることを特徴とするタイマ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-126676 | 1985-06-11 | ||
| JP12667685 | 1985-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290022A true JPS6290022A (ja) | 1987-04-24 |
| JPH0789331B2 JPH0789331B2 (ja) | 1995-09-27 |
Family
ID=14941098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136671A Expired - Lifetime JPH0789331B2 (ja) | 1985-06-11 | 1986-06-11 | タイマ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4879647A (ja) |
| EP (1) | EP0205163B1 (ja) |
| JP (1) | JPH0789331B2 (ja) |
| DE (1) | DE3687015T2 (ja) |
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