JPH0668684A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 アクセスタイムが遅いメモリセルのアクセス
タイムを考慮せずに、また、選択されるメモリセルによ
って実際に変化されるアクセスタイムのばらつきが比較
的大きい場合であっても、読みだし動作に係る消費電流
を低減する。 【構成】 メモリセルＭ１〜Ｍ８のデータ読出し動作に
おいて、判定ビットとしてのメモリセルＭ９〜Ｍ１２か
らデータが実際に読出された状態を検出回路１１で検出
し、それに同期して電流停止回路１３，１４を動作さ
せ、センスアンプ６ａ〜６ｃを非活性化すると共に、全
てのワード線Ｗ１〜Ｗ４をローレベルに強制して、全て
のメモリセルを非選択状態に制御する。これにより、メ
モリに流れる定常電流が停止される。したがって、アク
セスタイムの速いときには速く、アクセスタイムが遅い
ときには遅いタイミングを以て、メモリに流れる定常電
流が停止され、実際の動作に即して電流消費を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、こと
にその消費電流を低減する技術に関し、例えば１チップ
型のマイクロコンピュータに搭載されるメモリや、電気
的にプログラム可能なメモリデバイス若しくはロジック
デバイスに適用して有効な技術に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置について記載され
た文献の例としては特開昭６３−２９８７９９号があ
る。これに記載の半導体記憶装置は、ＰＬＤ（プログラ
マブル・ロジック・デバイス）のような記憶装置であ
り、電気的にプログラム可能な記憶素子へのプログラム
状態に応じて所望の論理を構成し得るようになってい
る。この記憶装置は、アドレス信号などの入力変化を検
出し、その変化した時点から一定期間センスアンプを動
作させ、メモリセルのデータを出力ラッチに保持させて
読出す。このとき、入力の変化に同期して活性化される
センスアンプの動作期間は、その入力の変化を遅延させ
るような回路の遅延時間を設定する論理回路により決定
されている。これにより、定常電流を流し続けて動作す
るものに比べて低消費電力化される。

【０００３】

【発明が解決しようとする課題】しかしながら、アドレ
ス変化後に、センスアンプをイネーブル状態とし、遅延
回路等によって一定時間経過後にセンスアンプに流れる
定常電流を停止するような技術では、電流停止のタイミ
ングをアクセスタイムの最も遅れる場合に合わせ、なお
かつ動作マージンをとって設定する必要があるが、ＰＬ
Ｄを構成する不揮発性記憶素子のようなメモリ素子と前
記遅延回路を構成するような理素子とは相互に異なるト
ランジスタで構成されるため、動作特性も相互に違い、
プロセスばらつきによる特性の変化率も相違するため、
比較的大きな動作マージンを採らなければ誤動作の原因
になる。特に、電気的にプログラム可能な不揮発性メモ
リのようにメモリセルのドレイン電流のばらつきが大き
いデバイスの場合には、アクセスタイムのばらつきも大
きくなる。即ち、ドレイン電流が多く流れる場合、アク
セスタイムが速くなる。したがって、このようなデバイ
スに対して、電流停止タイミングをアクセスタイムの遅
い場合に合わせると、出力が確定してからセンスアンプ
を停止するまでの時間が相対的に長くなるもの顕在化
し、アクセスタイムの速いメモリセルの場合にはセンス
アンプを停止させるまでの間に多くのドレイン電流が流
れ、充分な消費電流低減効果を得ることができないとい
う課題点のあることが本発明者によって見い出された。

【０００４】本発明の目的は、アクセスタイムの最も遅
いメモリセルのアクセスタイムを考慮せずに、不要な定
常電流を停止させて低消費電力化を図ることができる半
導体記憶装置を提供することにある。

【０００５】本発明の別の目的は、選択されるメモリセ
ルによって実際に変化されるアクセスタイムのばらつき
が比較的大きい場合であっても充分に消費電流を低減す
ることができる半導体記憶装置を提供することにある。

【０００６】本発明の他の目的は、マイクロコンピュー
タなどシステムＬＳＩなどに搭載された場合に、消費電
力を動作周波数に比例して変化させることができる半導
体記憶装置を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、実際にメモリセルから読出した
データの論理値に基づいてデータの読出し状態を検出す
る検出手段を設け、この検出手段による検出結果に基づ
いてその読出し動作を行うための回路に流れる定常電流
を電流停止手段で停止させるものである。

【００１０】前記検出手段により論理値が検出されるべ
きデータを保有するメモリセルとしては当該検出動作の
ために専用化され且つ１本のデータ線を共有して夫々の
ワード線に結合した判定ビットを利用することができ、
このとき、前記検出手段は、判定ビットから読出される
情報の所定論理値に基づくセンスアンプの出力変化を検
出するように構成することができる。

【００１１】前記メモリセルが電気的にプログラム可能
な記憶素子であるときに、前記定常電流停止機能を選択
可能にするには、前記判定ビットとされるメモリセルに
対してもデータを書き込むための手段を設けておけばよ
く、このとき、検出手段によって検出可能な変化を採り
得るようにその判定ビットの書き込み論理値を決定する
ことにより電流停止機能の選択が可能になる。

【００１２】前記検出手段による検出対象は判定ビット
の出力に限らず、実際に外部への読出し対象とされる情
報ビットであってもよく、その場合には、低消費電力化
という観点から、メモリセルの選択状態においてセンス
アンプからメモリセルに至る電流経路を形成させる状態
に対応する論理値のデータ読出しを検出させればよい。

【００１３】前記電流停止手段としては、前記データ線
とセンスアンプを選択的に切り離し可能なスイッチ素子
を前記検出手段の検出結果に基づいてスイッチ制御する
構成、前記センスアンプの活性／非活性化制御のための
スイッチ素子を前記検出手段の検出結果に基づいてその
スイッチ制御する構成、或いは、前記ワード線をメモリ
セルの非選択レベルに固定可能なゲート手段による構
成、の中から選ばれた単数若しくは複数の構成を採用す
ることができる。

【００１４】

【作用】上記した手段によれば、実際にメモリセルから
データを読出した状態を検知して、そのタイミングに同
期してメモリに流れる定常電流を停止することは、アク
セスタイムの速いときには速く、アクセスタイムが遅い
ときには遅くメモリに流れる定常電流を停止するように
作用し、実際の動作に即して電流消費を低減する。

【００１５】このことは、アクセスタイムの最も遅いメ
モリセルのアクセスタイムを考慮せずに、不要な定常電
流を停止させて低消費電力化を実現できることを意味す
る。更に、電気的にプログラム可能な不揮発性メモリの
ようにメモリセルのドレイン電流のばらつきが比較的大
きくこれによってアクセスタイムのばらつきも大きくな
るデバイスであっても、即ち、選択されるメモリセルに
よって実際に変化されるアクセスタイムのばらつきが比
較的大きい場合であっても、それに対応して消費電流を
低減する。

【００１６】また、アクセスタイムの期間だけ電流を流
すため、クロック信号に同期動作されるような場合に
は、そのメモリの消費電流は、その動作周波数に比例し
た電流特性を持つことができる。例えば、本発明に係る
半導体記憶装置がマイクロコンピュータなどシステムＬ
ＳＩに搭載される場合、その電流消費量の増加傾向を緩
やかにすることができ、ＬＳＩの高速化に伴って増大す
る傾向にある電力消費量を低減する。

【００１７】

【実施例】図１には本発明の一実施例に係るＥＰＲＯＭ
（イレーザブル・プログラマブル・リード・オンリ・メ
モリ）が示される。同図に示されるＥＰＲＯＭ２０は、
特に制限されないが、動作プログラム保有メモリ、或い
は定数のようなデータのメモリに適用されるものであっ
て、図１２に示されるように、ＣＰＵ（中央処理装置）
２２及び周辺Ｉ／Ｏ（入出力回路）２３と共に内部バス
２４で接続されてマイクロコンピュータ２１を構成し、
それらは１個の半導体基板に形成されている。尚、本実
施例に係るＥＰＲＯＭ２０はマイクロプログラム制御の
ためのマイクロプログラムを保有するマイクロＲＯＭと
してＣＰＵ２２に内蔵させて利用することもできる。

【００１８】前記ＥＰＲＯＭ２０は、実質的にアドレス
デコーダとして機能されるような２ビット入力デコーダ
（以下単に入力デコーダとも記す）３、メモリアレイ
４、参照電流発生回路５、センスアンプ６ａ〜６ｃ、出
力ラッチ７ａ〜７ｂ、書き込み回路１０ａ〜１０ｃ、検
出回路１１、制御回路１２、及び電流停止回路１３，１
４によって構成される。

【００１９】前記入力デコーダ３とメモリアレイ４はワ
ード線Ｗ１〜Ｗ４により接続され、メモリアレイ４とセ
ンスアンプ６ａ〜６ｃはデータ線Ｂ１〜Ｂ３によって接
続される。センスアンプ６ａ，６ｂの出力Ｓ１，Ｓ２は
出力ラッチ７ａ，７ｂに与えられ、同ラッチ回路７ａ，
７ｂは読出しデータ８，９を出力する。センスアンプ６
ｃの出力ｆは前記検出回路１１に与えられ、この検出回
路１１には制御回路１２から出力される制御信号ｂが供
給される。前記センスアンプ６ａ〜６ｃは参照電流発生
回路５から出力される制御信号ａが与えられ、出力ラッ
チ７ａ〜７ｂには検出回路１１が出力する制御信号ｃが
与えられる。電流停止回路１３，１４は検出回路１１が
出力する制御信号ｄを受ける。一方の電流停止回路１３
は制御信号ｄに基づいて生成される制御信号ｅをセンス
アンプ６ａ〜６ｃ及び参照電流発生回路５に与える。電
流停止回路１４は前記入力デコーダ３の中に含まれてい
る。

【００２０】前記メモリアレイ４はマトリクス配置され
た複数個のメモリセルＭ１〜Ｍ１２を有する。前記メモ
リセルＭ１〜Ｍ１２は、特に制限されないが、コントロ
ールゲートとフローティングゲートを持ち、コントロー
ルゲートとドレイン間に高電圧を印加し、ソース・ドレ
イン間に飽和チャンネル電流を流して書き込みを行い
う、紫外線消去可能なチャンネル注入構造を有するが、
ＦＡＭＯＳ（フローティング・ゲート・アバランシェ・
インジェクション型のＭＯＳ）などを採用することがも
できる。前記メモリセルＭ１〜Ｍ１２の選択端子即ちそ
のコントロールゲートには列毎に対応するワード線Ｗ１
〜Ｗ４が結合され、また、メモリセルＭ１〜Ｍ１２のド
レインには対応する行毎にデータ線Ｂ１〜Ｂ３が接続さ
れる。前記メモリセルＭ１〜Ｍ１２は、特に制限されな
いが、書き込み状態においてそのしきい値電圧は相対的
に高くされ、消去状態においてそのしきい値電圧は低く
される。データ線Ｂ３に結合された１行分前記メモリセ
ルＭ９〜Ｍ１２は判定ビットとされ、本実施例では全て
消去状態にして利用される。センスアンプ６ａ〜６ｃ
は、特に制限されないが、消去状態のメモリセルからの
読出しデータを受けることによってその出力をローレベ
ルからハイレベルに論理反転するようになっている。前
記データ線Ｂ３はワード線Ｗ１〜Ｗ４の駆動端即ち入力
デコーダ３の出力側から最も離れたところに配置され、
メモリセルのレイアウト上ワード線によるメモリセルの
選択動作は当該データ線Ｂ３に結合されたものが最も遅
れることになる。尚、センスアンプの詳細は後で説明す
る。

【００２１】前記参照電流発生回路５は図２に示される
ように夫々のセンスアンプ６ａ〜６ｃの動作に必要な参
照電流を形成する。図２においてトランジスタＭ１３は
前記メモリセルと同一のトランジスタであって実際には
メモリアレイ４の領域に形成されている。トランジスタ
Ｍ１３はソースが接地され、コントロールゲートには電
源電圧が与えられて常に選択状態とされ、そのドレイン
は高耐圧のＮ型電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｔ１のドレインに接続されている。トランジスタＴ１の
ゲートは電流停止回路１３の出力信号ｅによってスイッ
チ制御され、同トランジスタＴ１のソースはＰ型電界効
果トランジスタＴ２のゲート及びドレインと、Ｐ型電界
効果トランジスタＴ３のゲートに結合されている。トラ
ンジスタＴ３のドレインはＮ型電界効果トランジスタＴ
４のドレインとゲートに接続される。前記トランジスタ
Ｔ４及びＭ１３のソースはＧＮＤに接地される。前記ト
ランジスタＴ２とＴ３はカレントミラー回路を構成し、
トランジスタＴ１のオン状態において、トランジスタＴ
２，Ｔ１，Ｍ１３を介して流れる電流に応じた電流をト
ランジスタＴ３，Ｔ４を経由して流す。このようにして
流される電流が参照電流とされ、この参照電流に応じた
電圧が制御信号ａとしてセンスアンプ６ａ〜６ｃに与え
らる。

【００２２】図３には前記センスアンプ６ａの一例が示
される。その他のセンスアンプ６ｂ，６ｃも図３のセン
スアンプ６ａと同様に構成される。データ線Ｂ１にＮチ
ャンネル型の高耐圧電界効果トランジスタＴ５のドレイ
ンが接続され、同トランジスタＴ５はそのゲートに与え
られる制御信号ｅによってスイッチ制御される。トラン
ジスタＴ５のソースにはＰチャンネル型電界効果トラン
ジスタＴ６のゲート及びそのドレインとＰチャンネル型
電界効果トランジスタＴ７のゲートとが結合される。前
記トランジスタＴ７のドレインにはＮチャンネル型電界
効果トランジスタＴ８のドレインを接続し、該トランジ
スタＴ８のゲートには前記参照電流発生回路５の出力信
号ａが与えられる。トランジスタＴ６，Ｔ７のソースは
Ｖｃｃに接続され、トランジスタＴ８のソースはＧＮＤ
に接地される。このセンスアンプ６ａにおいて、前記ト
ランジスタＴ８は参照電流発生回路５のトランジスタＴ
４と共にカレントミラー回路を構成し、これにより、ト
ランジスタＴ８は参照電流発生回路における参照電流に
応じた電流を流し得る状態に制御される。また、前記ト
ランジスタＴ６とＴ７はカレントミラー回路を構成し、
トランジスタＴ５のオン状態において、トランジスタＴ
６，Ｔ５を介してデータ線Ｂ１に流れる電流に応じた電
流をトランジスタＴ７に流そうとする。したがって、デ
ータ線Ｂ１に電流が流れるか否か換言すれば選択された
メモリセルが消去状態か書き込み状態かに応じてトラン
ジスタＴ７とＴ８との結合ノードのレベルが決定され、
これをセンスアンプ６ａの出力として出力ラッチ７ａに
与える。例えば、メモリセルを介してデータ線Ｂ１に電
流が流れない状態において信号Ｓ１はローレベルにさ
れ、消去状態のメモリセルが選択されてデータ線Ｂ１に
電流が流れると、当該信号Ｓ１はハイレベルにされる。

【００２３】図５には前記出力ラッチ７ａの一例が示さ
れる。他方の出力ラッチ７ｂも７ａと同一の構成を有す
る。出力ラッチ７ａは、クロックドインバータＣＩＮＶ
２とインバータＩＮＶ７によって形成される帰還経路を
有し、前記センスアンプ６ａの出力を受けるクロックイ
ンバータＣＩＮＶ１の出力を前記インバータＩＮＶ７の
入力に与え、同インバータＩＮＶ７の出力を読出しデー
タ８として出力可能にされる。前記クロックインバータ
ＣＩＮＶ１の制御信号は検出回路１１の出力制御信号ｃ
とされ、他方のクロックインバータＣＩＮＶ２の制御信
号はその制御信号ｃの反転信号とされる。これにより、
例えば制御信号ｃがハイレベルにされるとセンスアンプ
６ａの出力Ｓ１を取り込み、同制御信号ｃが反転される
とその直前の入力信号をラッチする。

【００２４】前記書き込み回路１０は、特に制限されな
いが、図１に示されるように夫々のデータ線Ｂ１〜Ｂ３
に個別的に配置され、書き込みデータはマイクロコンピ
ュータ２１のバス２４に含まれる内部データバス２４Ｄ
などを介してＣＰＵ２２又はチップ外部から与えられ、
書き込み動作は制御信号ｇによって指示されるようにな
っている。図７には書き込み回路１０の動作態様の一例
が示される。同図に従えば、入力データ”Ｄ”はデータ
バス２４Ｄから与えられる情報であり、書き込みデータ
は書き込み回路１０がデータ線に出力するデータであ
る。書き込みデータ”Ｈ”では書き込みを行わない。し
たがって実質的に書き込みが行われるのは、前記制御信
号ｇがハイレベルであってモジュールセレクト信号がハ
イレベルの時に限られる。

【００２５】モジュールセレクト信号はＥＰＲＯＭ２０
がＣＰＵ２２の周辺回路として利用されるような態様に
おいて意味を保ち、ＣＰＵ２２内蔵のマイクロＲＯＭと
して利用されるような場合には実質的に無視することが
できる信号である。即ち、マイクロＲＯＭは、プログラ
ムカウンタ若しくはマイクロアドレスコントローラから
逐次アドレス情報が供給されていて、必要なマイクロ命
令を常時次段のマイクロインストラクションデコーダな
どに供給するようになっている。この場合、図１に示さ
れる構成において、前記出力ラッチ７ａ，７ｂはマイク
ロインストラクションレジスタのような機能を持つこと
になる。

【００２６】図６には前記検出回路１１の一例が示され
る。検出回路１１は、特に制限されないが、セット優先
型のフリップフロップＦＦ１を有する。このフリップフ
ロップＦＦ１のリセット端子にはセンスアンプ６ｃの出
力信号ｆがインバータＩＮＶ８，ＩＮＶ９を介して供給
され、セット端子には制御回路１２の制御信号ｂの立上
りエッジを検出するエッジ検出回路１６の出力が供給さ
れる。制御信号ｂはＥＰＲＯＭのリードメモリサイクル
を規定するような信号であり、マイクロプロセッサの動
作基準クロック信号φに同期して形成される。前記エッ
ジ検出回路１６はインバータＩＮＶ１５とナンドゲート
ＮＡＮＤ５によって構成さる。フリップフロップＦＦ１
の出力はインバータＩＮＶ１０及びインバータＩＮＶ１
１を介して制御信号ｃとして出力ラッチ７ａ，７ｂに供
給される。また、フリップフロップＦＦ１の出力はナン
ドゲートＮＡＮＤ６の一方の入力に与えられると共にイ
ンバータＩＮＶ１２，ＩＮＶ１３を介して当該ナンドゲ
ートＮＡＮＤ６の他方の入力に与えられる。ナンドゲー
トＮＡＮＤ６の出力はインバータＩＮＶ１４で反転さ
れ、その出力ｄが電流停止回路１３に与えられる。この
検出回路１１において、制御回路１２の出力ｂがハイレ
ベルに反転されると、この変化をエッジ検出回路１６が
検出することにより、フリップフロップＦＦ１はセット
状態にされ、これにより、信号ｃ，ｄが共にハイレベル
にされる。次いで、センスアンプ６ｃの出力ｆがハイレ
ベルに反転されると、フリップフロップＦＦ１はリセッ
ト状態にされ、信号ｃ，ｄをその順番でローレベルにレ
ベル反転する。

【００２７】図８には前記制御回路１２の動作状態を示
す真理値表が示される。これによれば制御回路１２は、
モジュールセレクト状態であって出力イネーブル（読出
し可能）状態においてクロック信号φが変化されると、
そのクロック信号φに同期する信号ｂを発生する。同図
の真理値表を満足する論理回路は従来の適宜の論理設計
技術で実現可能であることは言うまでもない。尚、図８
における記号＊は非着目即ちどのような論理レベルであ
ってもよいことを意味する。

【００２８】図４には前記電流停止回路１３の一例が示
される。この電流停止回路１３は、図３に示されるセン
スアンプのトランジスタＴ５を制御する信号ｅを形成す
るための回路に適用されている。即ち、電源端子Ｖｃｃ
と接地端子ＧＮＤとの間に２個のＰチャンネル型電界効
果トランジスタＴ９，Ｔ１０並びに１個のＮチャンネル
型電界効果トランジスタＴ１１を直列接続し、トランジ
スタＴ１０，Ｔ１１の夫々のゲートをそれらトランジス
タＴ１０，Ｔ１１における相互の共通接続ドレインに結
合し、当該共通接続ドレインに基準電圧を得ることがで
きるようになっている。ここで得られる基準電圧が信号
ｅとしてトランジスタＴ５，Ｔ１に与えられることによ
り、同トランジスタは比較的小さなコンダクタンスをも
って、導通状態に制御される。図４において前記トラン
ジスタＴ１１とＴ１０との共通接続ドレイン電極とグラ
ンドの間にはＮチャンネル型電界効果トランジスタＴ１
２が介在され、同トランジスタＴ１２と前記トランジス
タＴ９のゲートには、検出回路１１から出力される信号
ｄをインバータＩＮＶ１５で反転した信号が供給され
る。その制御信号ｄがローレベルにされると、トランジ
スタＴ９がカット・オフされると共にトランジスタＴ１
２がターン・オンされ、これによって前記制御信号ｅが
ローレベルに強制され、センスアンプ６ａ〜６ｃ及び参
照電流発生回路５を非活性化する。

【００２９】前記入力デコーダ３に含まれる電流停止回
路１４は、特に制限されないが、図１に示されるよう
に、その出力段に配置されたナンドゲートＮＡＮＤ１〜
ＮＡＮＤ４及び当該ナンドゲートＮＡＮＤ１〜ＮＡＮＤ
４の出力を反転してワード線Ｗ１〜Ｗ４に出力が結合さ
れるインバータＩＮＶ３〜ＩＮＶ６によって構成され
る。ナンドゲートＮＡＮＤ１〜ＮＡＮＤ４の一方の入力
には入力信号１〜２をインバータＩＮＶ１，ＩＮＶ２な
どを介して相補信号にデコードした信号が供給され、他
方の入力端子には前記検出回路１１の出力ｄが与えられ
る。この電流停止回路１４は制御信号ｄがローレベルに
されることによって全てのワード線Ｗ１〜Ｗ４をローレ
ベルのような非選択レベルに制御する。

【００３０】次に本実施例のＥＰＲＯＭ２０の作用を図
９のタイミングチャートをも参照しながら説明する。

【００３１】前記判定ビットとしてのメモリセルＭ９〜
Ｍ１２は消去状態にされ、そのしきい値電圧は比較的低
くされている。制御回路１２の出力ｂがＨレベルにされ
ると、検出回路１１のフリップフロップがセット状態に
され、これにより、出力信号ｃ及びｄがＬレベルからＨ
レベルに変化され、これに同期して、センスアンプ６、
入力デコーダ３、及び出力ラッチ７ａ，７ｂが動作可能
にされる。この状態でアドレス信号１，２に応じて１本
のワード線が選択されると、同ワード線にコントロール
ゲートがつながっているメモリセルの内消去状態にされ
ているものがオン状態に変化され、対応するデータ線を
接地端子に導通させる。この状態におけるデータ線の変
化はセンスアンプで増幅され、センスアンプの出力はロ
ーレベルからハイレベルに変化される。

【００３２】ここで、前記判定ビットして利用されるメ
モリセルＭ９〜Ｍ１２は消去状態にされている。したが
って、データの読出し動作が行われると、その判定ビッ
トのためのセンスアンプ６ｃの出力ｆはローレベルから
ハイレベルに反転される。判定ビットとしてのメモリセ
ルＭ９〜Ｍ１２のアクセスタイムはデータビットとして
のその他のメモリセルＭ１〜Ｍ８のアクセスタイムに比
べて若干遅くなる。当該判定ビットはワード線の駆動終
端に位置するからである。センスアンプ６ｃの出力ｆが
ローレベルからハイレベルに変化されると、これを入力
する検出回路１１はその変化を保持して出力ｃをハイレ
ベルからローレベルに立下げることによって、センスア
ンプ６ａ，６ｂの出力信号Ｓ１，Ｓ２を出力ラッチ７
ａ，７ｂに保持させる。この後、検出回路１１から出力
される信号ｄもハイレベルからローレベルに変化され
る。この信号ｄが供給される電流停止回路１３はその出
力ｅをハイレベルからローレベルに立下げて、センスア
ンプ６ａ〜６ｃに含まれるトランジスタＴ５をカットオ
フ状態にしてセンスアンプ６ａ〜６ｃからデータ線Ｂ１
〜Ｂ３への電流経路を遮断し、且つ、参照電流発生回路
５に含まれるトランジスタＴ１をカットオフ状態にして
当該参照電流発生回路５における電流経路も遮断する。
前記信号ｄは入力デコーダ３側の電流停止回路１４にも
供給されており、同信号ｄがハイレベルからローレベル
に変化されると、アドレス信号１，２の状態如何に拘ら
ず全てのワード先Ｗ１〜Ｗ４はローレベルに強制され、
全てのメモリセルを非選択状態にする。

【００３３】上記実施例によれば以下の作用効果があ
る。

【００３４】（１）読出し動作において検出回路１１
は、消去状態にされている判定ビットとしてのメモリセ
ルＭ９〜Ｍ１２の何れかが選択されてセンスアンプ６ｃ
の出力が反転されるのを検出すると、信号ｄをアクティ
ブにして電流停止回路１３，１４を動作させ、センスア
ンプ６ａ〜６ｃに含まれるトランジスタＴ５をカットオ
フ状態にしてセンスアンプ６ａ〜６ｃからデータ線Ｂ１
〜Ｂ３への電流経路を遮断し、且つ、参照電流発生回路
５に含まれるトランジスタＴ１をカットオフ状態にして
当該参照電流発生回路５における電流経路も遮断する。
更に、アドレス信号１，２の状態如何に拘らず全てのワ
ード先Ｗ１〜Ｗ４をローレベルに強制して、全てのメモ
リセルを非選択状態に制御する。したがって、参照電流
発生回路における電流消費、並びにセンスアンプからデ
ータ線及びメモリセルを経由して接地端子へ至る電流経
路での電流消費をことごとく停止させることができ、低
消費電力化を図ることができる。

【００３５】（２）このとき、実際にメモリセルＭ９〜
Ｍ１２の何れかからデータを読出した状態を検知し、そ
のタイミングに同期してメモリに流れる定常電流を停止
するから、アクセスタイムの速いときには速く、アクセ
スタイムが遅いときには遅くメモリに流れる定常電流を
停止することができ、実際の動作に即して電流消費を低
減することができる。

【００３６】（３）したがって、アクセスタイムの最も
遅いメモリセルのアクセスタイムを考慮せずに、不要な
定常電流を停止させて低消費電力化を実現できることが
できる。

【００３７】（４）更に、チャンネル注入構造などの電
気的にプログラム可能な不揮発性メモリのようにメモリ
セルのドレイン電流のばらつきが比較的大きくこれによ
ってアクセスタイムのばらつきも大きくなることが予想
されるＥＰＲＯＭであっても、即ち、選択されるメモリ
セルによって実際に変化されるアクセスタイムのばらつ
きが比較的大きくなることが予想される場合であって
も、それに対応して消費電流を低減することができる。

【００３８】（５）しかも、本実施例のＥＰＲＯＭ２０
がマイクロＲＯＭとして利用されるようなとき、即ち、
チップイネーブル又はチップセレクトなどの制御を受け
ずに、供給されるアドレス信号に応じて常時動作可能に
されるようなメモリの場合であっても、タイミング上必
要なときだけ電流を消費するから、そのような用途にお
いては著しく大きな消費電流低減効果を発揮するものと
考えられる。

【００３９】（６）電流停止回路１３によるセンスアン
プなどの動作停止は出力ラッチ７ａ，７ｂのデータ保持
動作後のタイミングとされるから、情報ビットとして外
部に読出すべきデータが不所望に変化する虞はない。

【００４０】（７）判定ビットとしてのメモリセルＭ９
〜Ｍ１２はワード線の駆動終端側に配置されているか
ら、情報ビットとして外部に読出しすべきデータの読出
しが確定するまでセンスアンプなどの動作停止は行われ
ず、この点においても情報ビットとして外部に読出すべ
きデータが不所望に変化する虞を回避することができ
る。

【００４１】（８）判定ビットとしてのメモリセルＭ９
〜Ｍ１２は書き込み可能にされているから、当該判定ビ
ットを消去状態にするか書き込み状態にするかを選択す
ることにより、メモリに流れる定常電流の停止機能を任
意に選択することができ、ＥＰＲＰＯＭの用途によって
その機能を使いわけることができるという自由度があ
る。

【００４２】（９）また、アクセスタイムの期間だけ電
流を流すため、クロック信号に同期動作されるような場
合には、そのメモリの消費電流は、その動作周波数に比
例した電流特性を持つことができる。したがって、本実
施例のＥＰＲＯＭ２０のようにマイクロコンピュータ２
１に搭載される場合、その電流消費量の増加傾向を緩や
かにすることができ、ＬＳＩの高速化に伴って増大する
傾向にある電力消費量の低減に寄与することができる。

【００４３】図１０には本発明の他の実施例に係るＥＰ
ＲＯＭが示される。前記実施例では判定ビットを用いて
電流停止のタイミングを制御したが、この実施例では、
情報ビットとしてのメモリセルから読出されたデータの
論理値に応じて電流の停止を制御するものであって、全
てのセンスアンプ６ａ，６ｂの出力変化を検出する検出
回路１７を設けたものである。

【００４４】図１１には前記検出回路１７の一例が示さ
れる。この検出回路１７は、特に制限されないが、各セ
ンスアンプ６ａ，６ｂの出力Ｓ１，Ｓ２がローレベルか
らハイレベルに立ち上がり変化するのを検出する回路と
して、インバータＩＮＶ１５及び排他的論理和ゲートＥ
ＯＲ１からなるエッジ検出回路と、インバータＩＮＶ１
６及び排他的論理和ゲートＥＯＲ２からなるエッジ検出
回路とを有する。その排他的論理和ゲートＥＮＯＲ１，
ＥＮＯＲ２の出力はナンドゲートＮＡＮＤ９に与えられ
る。センスアンプの出力はそれが活性化された初期状態
においてローレベルにされるから、メモリセルからデー
タが読出される前においてナンドゲートＮＡＮＤ９の出
力はローレベルに維持されている。センスアンプの内の
少なくとも一つの出力がハイレベルに反転されると、こ
れに同期してナンドゲートＮＡＮＤ９の出力はハイレベ
ルに反転される。

【００４５】ＦＦ２はセット優先型のフリップフロップ
ＦＦ２である。このフリップフロップＦＦ２のリセット
端子には前記ナンドゲートＮＡＮＤ９の出力が与えら
れ、セット端子には制御回路１２の制御信号ｂの立上り
エッジを検出するエッジ検出回路１８の出力が供給され
る。制御信号ｂはＥＰＲＯＭのリードメモリサイクルを
規定するような信号であり、マイクロプロセッサの動作
基準クロック信号φに同期して形成される。前記エッジ
検出回路１８はインバータＩＮＶ１８とナンドゲートＮ
ＡＮＤ７によって構成さる。フリップフロップＦＦ２の
出力はインバータＩＮＶ１９及びインバータＩＮＶ２０
を介して制御信号ｃとして出力ラッチ７ａ，７ｂに供給
される。また、フリップフロップＦＦ２の出力はナンド
ゲートＮＡＮＤ８の一方の入力に与えられると共にイン
バータＩＮＶ２１，ＩＮＶ２２を介して当該ナンドゲー
トＮＡＮＤ８の他方の入力に与えられる。ナンドゲート
ＮＡＮＤ８の出力はインバータＩＮＶ２３で反転され、
その出力ｄが電流停止回路１３に与えられる。

【００４６】この検出回路１７において、制御回路１２
の出力ｂがハイレベルに反転されると、この変化をエッ
ジ検出回路１８が検出することにより、フリップフロッ
プＦＦ２はセット状態にされ、これにより、信号ｃ，ｄ
が共にハイレベルにされる。次いで、メモリセルから読
出されるデータの論理値に従ってセンスアンプ６ａ，６
ｂの何れか一方の出力がハイレベルに反転されると、フ
リップフロップＦＦ２はリセット状態にされ、信号ｃ，
ｄをその順番でローレベルにレベル反転する。これによ
り、上記実施例同様に、電流停止回路１３，１４を動作
させ、センスアンプ６ａ，６ｂに含まれるトランジスタ
Ｔ５をカットオフ状態にしてセンスアンプ６ａ，６ｂか
らデータ線Ｂ１〜Ｂ２への電流経路を遮断し、且つ、参
照電流発生回路５に含まれるトランジスタＴ１をカット
オフ状態にして当該参照電流発生回路５における電流経
路も遮断する。更に、アドレス信号１，２の状態如何に
拘らず全てのワード先Ｗ１〜Ｗ４をローレベルに強制し
て、全てのメモリセルを非選択状態に制御する。したが
って、参照電流発生回路５における電流消費、並びにセ
ンスアンプ６ａ，６ｂからデータ線及びメモリセルを経
由して接地端子へ至る電流経路での電流消費をことごと
く停止させることができ、低消費電力化を図ることがで
きる。

【００４７】尚、図１０における検出回路には個々のセ
ンスアンプ毎にその出力を検出するための論理回路即ち
上記実施例に従えばインバータや排他的論理和ゲートな
どの論理回路が必要になり、その数が増える場合には当
該論理ゲートによって占有されるチップ面積は無視しえ
ない程大きくなることもある。このような場合と図１の
構成を比較すると、図１では１ワード線分のメモリセル
を判定ビットとしてメモリセルアレイに追加すればよい
から、ＥＰＲＯＭの規模が大きい場合には図１の構成の
方がチップ面積の増大を相対的に低く抑えることができ
る。

【００４８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４９】例えば、上記実施例ではセンスアンプ側と
アドレスデコーダ側の双方で電流停止を行う構成とした
が、その何れか一方の手段を講ずる場合であって無駄な
電流消費を抑えることができる。また、検出回路１１，
１７の論理構成は適宜変更することができる。また、セ
ンスアンプの構成も参照電流発生回路を必要とするよう
な実施例の構成に限定されず適宜変更することができ
る。また、上記実施例においては２個のアドレス入力と
２個のデータ出力を有する構成を一例として説明した
が、それらは適宜粗野して構成するができることは言う
までもない。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータにオンチップされたＥＰＲＯＭに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、ＥＰＲＯＭ単体チップはもとより、電気
的に書き込み消去可能なＥＥＰＲＯＭ、マスクＲＯＭ、
ＰＬＤのようなプログラム可能なロジックデバイス、各
種ＲＡＭ、並びにその他システムＬＳＩのオンチップメ
モリなどに広く適用することができる。

【００５１】本発明は、少なくともメモリセルの記憶情
報読出しに際して無駄な電流消費を低減して有効な条件
のものに広く適用することができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５３】すなわち、実際にメモリセルからデータを
読出した状態を検知し、それに同期してメモリに流れる
定常電流を停止するから、アクセスタイムの速いときに
は速いタイミングで、アクセスタイムが遅いときには遅
いタイミングでメモリに流れる定常電流が停止され、こ
れにより、実際の動作に即して電流消費を低減すること
ができるという効果がある。

【００５４】したがって、アクセスタイムの最も遅いメ
モリセルのアクセスタイムを考慮せずに、不要な定常電
流を停止させて低消費電力化を実現することができる。
更に、電気的にプログラム可能な不揮発性メモリのよう
にメモリセルのドレイン電流のばらつきが比較的大きく
これによってアクセスタイムのばらつきも大きくなるこ
とが予想されるデバイスであっても、即ち、選択される
メモリセルによって実際に変化されるアクセスタイムの
ばらつきが比較的大きなることが予想される場合であっ
ても、それに対応して消費電流を低減することができ
る。

【００５５】また、アクセスタイムの期間だけ電流を流
すことができるため、クロック信号に同期動作されるよ
うな場合には、そのメモリの消費電流には、その動作周
波数に比例した電流消費特性を持たせることが可能にな
る。したがって、本発明に係る半導体記憶装置がマイク
ロコンピュータなどシステムＬＳＩに搭載される場合、
その電流消費量の増加傾向を緩やかにすることができ、
ＬＳＩの高速化に伴って増大する傾向にある電力消費量
の低減に寄与する。

【００５６】また、実際にメモリセルからデータを読出
した状態を検知するためにメモリセルと同様の判定ビッ
トを利用することにより、並列出力ビット数や記憶容量
が大きなメモリに対しても定常電流停止のための回路に
要するチップ面積増大を相対的に緩和することができ
る。

【００５７】電気的にプログラム可能な記憶素子をメモ
リセルとするときに、前記判定ビットとされるメモリセ
ルに対してもデータを書き込むための手段を設けること
により、当該判定ビットを消去状態にするか書き込み状
態にするかを選択すれば、メモリに流れる定常電流の停
止機能を任意に選択することができ、その機能を使いわ
けることができるという自由度を得る。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るＥＰＲＯＭの回
路図である。

【図２】図２は図１のＥＰＲＯＭに含まれる参照電流発
生回路の一例回路図である。

【図３】図３は図１のＥＰＲＯＭに含まれるセンスアン
プの一例回路図である。

【図４】図４は図１のＥＰＲＯＭに含まれる電流停止回
路の一例回路図である。

【図５】図５は図１のＥＰＲＯＭに含まれる出力ラッチ
の一例回路図である。

【図６】図６は図１のＥＰＲＯＭに含まれる検出回路の
一例回路図である。

【図７】図７は図１のＥＰＲＯＭに含まれる書き込み回
路の動作態様の一例説明図である。

【図８】図８は図１のＥＰＲＯＭに含まれる制御回路の
一例動作態様の真理値を示す説明図である。

【図９】図９は図１に示されるＥＰＲＯＭの一例動作タ
イミングチャートである。

【図１０】図１０は本発明の他の実施例に係るＥＰＲＯ
Ｍのブロック図である。

【図１１】図１１は図１０に含まれるＥＰＲＯＭの検出
回路の一例論理回路図である。

【図１２】図１２は図１又は図１０に示されるＥＰＲＯ
Ｍを搭載したマイクロコンピュータの一例ブロック図で
ある。

【符号の説明】

１，２ アドレス信号 ３ 入力デコーダ ４ メモリアレイ Ｍ１〜Ｍ１２ メモリセル ５ 参照電流発生回路 ６ａ〜６ｃ センスアンプ ７ａ〜７ｂ 出力ラッチ １０ａ〜１０ｃ 書き込み回路 １１ 検出回路 １２ 制御回路 １３，１４ 電流停止回路 １７ 検出回路 ２０ ＥＰＲＯＭ ２１ マイクロプロセッサ ２２ ＣＰＵ ＩＮＶ１〜ＩＮＶ１６ インバータ ＩＮＶ１７〜ＩＮＶ２３ インバータ ＥＯＲ１，ＥＯＲ２ 排他的論理和ゲート ＮＡＮＤ１〜ＮＡＮＤ９ ナンドゲート ＣＩＮＶ１，ＣＩＮＶ２ クロックインバータ Ｔ１〜Ｔ１２ 電界効果トランジスタ ＦＦ１，ＦＦ２ セット優先フリップフロップ

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ１１Ｃ 11/417 6741−5Ｌ Ｇ１１Ｃ 11/34 ３０５ (72)発明者 増村 茂樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中村 英夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 林 誠 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 澤瀬 照美 東京都国分寺市東恋ケ窪一丁目480番地 株式会社日立製作所中央研究所内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 赤尾 泰 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 交差的配置を採るデータ線とワード線に
   結合されてマトリクス配置された複数個のメモリセルの
   中から所望のメモリセルを選択し、該メモリセルのデー
   タをセンスアンプで検出して記憶情報の読出し動作が可
   能にされて成る半導体記憶装置において、 メモリセルから読出したデータの論理値に基づいて、デ
   ータの読出し状態を検出する検出手段と、 この検出手段による検出結果に基づいてその読出し動作
   を行う為の回路に流れる定常電流を停止させるための電
   流停止手段と、 を設けて成るものであることを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記検出手段により論理値が検出される
   べきデータを保有するメモリセルは当該検出動作のため
   に専用化され且つ１本のデータ線を共有して夫々のワー
   ド線に結合された判定ビットであり、 前記検出手段は、判定ビットから読出される情報の所定
   論理値に基づくセンスアンプの出力変化を検出するもの
   である、 ことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記メモリセルは、電気的にプログラム
   可能な記憶素子を有し、 前記判定ビットとされるメモリセルに対してもデータを
   書き込むための手段を設け、 て成るものであることを特徴とする請求項１記載の半導
   体記憶装置。
4. 【請求項４】 前記検出手段は、メモリセルの選択状態
   においてセンスアンプからメモリセルに至る電流経路を
   形成させる状態に対応する論理値のデータ読出しを検出
   するものであることを特徴とする請求項１記載の半導体
   記憶装置。
5. 【請求項５】 前記電流停止手段は、前記データ線とセ
   ンスアンプを選択的に切り離し可能なスイッチ素子と、 前記検出手段の検出結果に基づいてそのスイッチ素子を
   制御する手段と、 を含んで成るものであることを特徴とする請求項１記載
   の半導体記憶装置。
6. 【請求項６】 前記電流停止手段は、前記センスアンプ
   の活性／非活性化制御のためのスイッチ素子と、 前記検出手段の検出結果に基づいてそのスイッチ素子を
   制御する手段と、 を含んで成るものであることを特徴とする請求項１記載
   の半導体記憶装置。
7. 【請求項７】 前記電流停止手段は、前記ワード線をメ
   モリセルの非選択レベルに固定可能なゲート手段である
   ことを特徴とする請求項１記載の半導体記憶装置。
8. 【請求項８】 １チップ型のマイクロコンピュータに搭
   載され、その他の搭載回路に入力と出力が接続されて成
   るものであることを特徴とする請求項１乃至７の何れか
   一項記載の半導体記憶装置。