KR100439274B1 - 전류-모드감지증폭기 - Google Patents

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전류 모드 센스 증폭기는 전류 미러 회로를 포함하는데, 그것의 입력 브랜치(NT1)는 센싱될 전류 입력 신호에 의해 제어되고 그것의 출력 브랜치(NT3)는 캐패시터(C1)에 접속된다. 상기 출력 브랜치(NT3)와 전류 밀러 트랜지스터(NT1, NT3)의 게이트는 충전 동작을 위해 트랜지스터(PT1, NT2)에 접속된다. 상기 센스 증폭기는 기준 전류가 필요없고, 낮은 성분 카운트를 제공하며, 잡음에 저항력이 있다.

Description

전류-모드 감지 증폭기{CURRENT-MODE SENSE AMPLIFIER}
본 발명은 전류 증폭기에 관한 것으로서, 특히 메모리의 비트 라인을 감지하기 위한 전류-모드 감지 증폭기에 관한 것이다.
반도체 메모리에서 메모리 셀에 저장된 정보는 기록을 위해 감지되고 증폭되어야 한다. 다수의 메모리 셀은 비트라인에 연결되고, 이에 따라 특정 셀이 워드 라인을 통해 기록을 위해 선택된다. 비트라인에 연결된 증폭기는 선택된 메모리 셀에 저장된 정보를 검출하고 증폭한다.
기사 " 트래비스 엔. 블라록 등: 고속 클램핑 비트 라인 전류-모드 감지 증폭기, 제 26권 제 4호, 1991년 4월, 13 내지 19쪽"에서, CMOS 메모리 셀을 위한 전류-모드 감지 증폭기가 기술되어 있다. 공지된 전류-모드 감지 증폭기는 메모리 셀로부터의 입력 전류를 기준 전류와 비교한다. 기준 전류는 디지털 로직 상태를 나타내는 전류사이에 있는 전류를 생성하는 더미 메모리 셀(dummy memory cell)에 의해 제공된다. 통상, 기준 레벨은 데이터가 아닌 전류와 최소 데이터 전류사이의 중간점에 할당된다. 전류-모드 감지 증폭기는 서로 다른 디지털 논리 상태에 따라 기준 전류 이상 또는 이하의 데이터 입력 전류를 검출한다.
공지된 감지 증폭기는 특히 엘리먼트 방향 또는 크기와 관련하여 감지 증폭기 트랜지스터 쌍 사이의 고도의 레이아웃 대칭을 요구한다. 트랜지스터 카운트는 훨씬 높고 많은 칩 면적을 필요로 한다. 트랜지스터의 동작은 혼선에 매우 민감하다. 증폭기 자체와 메모리 셀 어레이의 레이아웃 디자인은 혼선 위험을 고려하여야 한다. 감지 증폭기 레이아웃은 트랜지스터 상호 접속에 의한 내부 노드 캐패시턴스의 상당한 기여를 방지하도록 소형이어야 한다. 감지 증폭기는 매우 민감하여 증폭기의 민감한 노드와 그것의 높은 이득 피드백 루프에 기인하는 잡음과 프로세스 변화를 받기 쉽다는 단점을 갖는다. 이것은 감지 증폭기의 전류 이득에 영향을 줄 수 있다.
본 발명의 목적은 종래 기술의 증폭기보다 더욱 안정하게 동작하는 전류-모드 증폭기를 제공하는 것이다. 더욱이, 회로 구현을 위한 비용은 감소될 것이다.
도 1은 본 발명의 제 1 실시예를 도시하는 도면.
도 2는 본 발명의 제 2 실시예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
NT1,NT3 : 전류 미러 트랜지스터 NT2 : NMOS 트랜지스터
G1 : 인버터 NT4 : 패스 트랜지스터
G2 : CMOS 인버터
상기 언급된 목적은 청구항 1의 특징부에 따른 전류-모드 증폭기에 의해 해결된다.
본 발명에 따른 전류-모드 증폭기는 프리차징 캐패시터(precharge capacitor)를 갖는 제어된 전류 미러(mirror) 설계를 포함한다. 기준 전류는 요구되지 않는다. 트랜지스터 카운트는 상대적으로 낮다. 증폭기의 설계 레이아웃은 대칭을 요구하지 않는다. 증폭기는 높은 이득 피드백 루프 또는 어떠한 민감한 노드도 가지지 않는다. 그러므로, 잡음 또는 제조 공정 변수에 영향을 덜 받게 된다. 본 발명에 따른 전류-모드 감지 증폭기는 그것의 입력 전류 정보에 기초하여 논리 상태를 결정한다. 입력 데이터는 디지털 논리값을 나타내는 전류 흐름의 상태 또는 전류 흐름이 아닌 상태이다.
본 발명과 본 발명의 장점은 2개의 바람직한 실시예를 도시하는 첨부 도면으로 더욱 상세히 기술된다.
도 1의 전류-모드 감지 증폭기는 4개의 n-채널 인핸스먼트형 트랜지스터(NMOS), 1개의 p-채널 MOS 트랜지스터, 및 2개의 상보형 MOS 트랜지스터를 포함하는 1개의 인버터를 포함한다. 상기 PMOS 트랜지스터의 벌크 전압은 포지티브 전력 공급원(VDD)에 접속되고, 상기 NMOS 트랜지스터의 벌크 전압은 기술에 의존하여 네거티브 공급 전압(예를 들어 -2.0 볼트) 또는 접지(VSS)에 접속된다. 상기 증폭기는 전류 미러 트랜지스터(NT1, NT3)를 구비하는 전류 미러 회로를 포함한다. 트랜지스터(N1, NT3)로부터의 게이트는 서로 접속되어 노드(N)를 형성한다. 트랜지스터(NT1)의 드레인과 게이트 전극은 서로 접속된다. 트랜지스터(NT1, NT3)의 소스 전극은 접지 전위(VSS)에 대한 단자에 접속된다. 트랜지스터(NT1)는 상기 전류 미러 회로의 입력 브랜치를 형성하고, 트랜지스터(NT3)는 그것의 출력 브랜치를 형성한다. 상기 트랜지스터(NT3)의 드레인은 PMOS 트랜지스터(PT1)를 통해 포지티브 공급 전위(VDD)에 대한 단자에 접속된다. 상기 트랜지스터(NT3)와 트랜지스터(PT1) 사이의 노드는 신호(BLOUT)를 전송하는 캐패시터(C1)의 하나의 전극에 접속되고, 그것의 제 2 전극은 접지 단자에 접속된다. 상기 전류 미러 트랜지스터(NT1, NT3)의 게이트는 NMOS 트랜지스터(NT2)의 드레인 소스 경로를 통해 접지 단자에 접속된다. 트랜지스터(NT2, PT1)의 게이트는 프리차징 제어 신호(PREB1)에 의해 제어된다. NMOS 트랜지스터(NT2)는 신호(PREB1)에 의해 직접 제어되고, PMOS 트랜지스터(PT1)는 반전 신호(PREB1Q)에 의해 제어된다. 신호(PREB1Q)는 인버터(G1)를 통해 신호(PREB1)로부터 발생된다. 상기 전류 미러 회로의 입력 브랜치는 전류가 감지될 신호(BL)를 입력하기 위해 입력 단자에 접속된다. 그러므로, 트랜지스터(NT1)로부터 드레인과 게이트 전극사이의 접속 노드는 메모리 어레이의 비트라인에 접속된다. 트랜지스터(PT1, NT3)사이의 노드에 접속되는 캐패시터(C1)의 제 1 단자는 게이트 소자를 통해 전류-모드 감지 증폭기의 출력 신호를 형성하는 다른 증폭기 회로에 접속된다. 상기 게이트 소자는 판독 신호(SAEN1)에 의해 제어되는 패스(pass) 트랜지스터(NT4)이다. 펄스 형태를 제공하는 상기 다른 증폭기 회로는 CMOS 인버터(G2)이다. 상기 인버터(G2)의 출력단에서 출력 신호(VOUT)가 감지되고 증폭된 입력 신호(BL)를 제공한다.
도 1의 감지 증폭기의 기본 동작은 다음과 같다. 프리차징 신호(PREB1)가 프리차징 위상동안 활성화될 때, 캐패시터(C1)는 충전되어진다. 이후에 상기 프리차징 위상 신호(PREB1Q)는 불활성화되고 비트라인 신호(BL)가 메모리 셀로부터 공급된다. 제 1 상태에서 비트라인 신호(BL)는 논리 상태 "0"를 나타내는 증폭기에 전류가 흐르는 것이고, 제 2 상태에서는 논리 상태 "1"를 나타내는 증폭기에 전류가 흐르지 않는 것이다. 상기 신호(BL)에 의존하여 캐패시터(C1)는 방전되거나 그것의 전하를 유지한다. 다음에, 판독 인에이블 신호(SAEN1)는 출력단이 출력 신호(VOUT)를 제공하는 펄스 형성 인버터(G2)에 캐패시터(C1)의 충전 상태를 제공하기 위해 활성화된다.
상술에서, 도 1에 도시된 증폭기는 다음과 같이 동작한다. 프리차징 위상동안 상기 제어 신호(PREB1)는 "1"이고 제어 신호(SAEN1)는 "0"이다. 제어 트랜지스터(NT2)는 트랜지스터(NT1, NT3)의 게이트 전극을 접지 전위(VSS)에 접속하여 턴온되고, 그결과 노드(N)를 논리 "0"으로 설정한다. 신호(PREB1Q)는 트랜지스터(PT1)을 턴온한다. 그러므로, 전류는 포지티브 공급 전위(VDD)에 대한 공급 단자로부터 캐패시터(C1)내로 흘러서 캐패시터(C1)를 충전한다. 트랜지스터(NT1, NT3)는 노드(N)가 논리 "0"이기 때문에 턴오프된다. 캐패시터(C1)가 충전될 때, 상기 신호(BLOUT)는 전위(VDD)에서 논리 "1"이 된다.
감지 및 방전 위상은 다음과 같다. 캐패시터(C1)가 완전히 충전된후, 프리차징 신호(PREB1)는 "1"로부터 "0"으로 간다. 노드(N)는 접지 전위(VSS)로부터 분리되어 부동상태가 된다. 제어 트랜지스터(PT1, NT2)는 턴오프된다. 다음에 상기 노드(N)에서의 입력 신호(BL)로부터 전류 정보는 상기 전류 미러 회로에 의해 감지된다. 다른 논리 상태는 전위(VDD)로부터 전위(VSS)까지 신호(BLOUT)의 전압 레벨 강하가 있는지 없는지의 여부를 모니터링함으로써 반영된다.
메모리 데이터가 논리 "0"이 될 때 입력 신호(BL)는 메모리 셀로부터 전류를 입력한다. 이것은 상기 노드(N)가 전위(VSS)로부터 트랜지스터(NT3)의 임계 전압으로 그것의 전압 레벨을 상승하도록 한다. 이때, 상기 임계 전압은 감소되고, 트랜지스터(NT1과 NT3)는 모두 턴온되고, 상기 전류 미러 회로는 전류를 도통시키기 시작한다. 트랜지스터(NT1)를 통과하는 상기 메모리 셀로부터의 전류는 트랜지스터(NT3)를 통해 흐르는 출력 브랜치내로 미러링된다. 트랜지스터(NT3)가 턴오프되기 때문에, 상기 트랜지스터(NT3)를 통과하는 전류는 사실상 캐패시터(C1)로부터 제공된다. 캐패시터(C1)는 방전되고 신호(BLOUT)는 전위(VDD)로부터 전위(VSS)로, 즉 논리 "1"로부터 논리 "0"로 강하한다.
메모리 데이터가 논리 "1"이 될 때 상기 메모리 셀 외부로 흐르는 전류는 없다. 노드(N)는 부동 상태로 남아 있다. 트랜지스터(NT1, NT3)는 턴오프 상태이고 상기 전류 미러 브랜치는 전류를 도통시키지 않는다. 예를 들면, 캐패시터(C1)를 방전시키는 트랜지스터(NT3)를 통과하는 전류 경로는 없다. 그러므로, 신호(BLOUT)은 논리 "1"이 되는 전위(VDD)로 유지된다.
래칭 위상 동안 동작은 다음과 같다. 감지 및 방전후, 상기 신호(BLOUT)의 논리 상태는 논리 "0" 또는 "1"로 안정된다. 상기 판독 신호(SAEN1)가 활성화되어 논리 "0"으로부터 논리 "1"로 진행한다. 패스(pass) 트랜지스터(NT4)는 턴온되고 상기 신호(BLOUT)는 인버터(G2)에 전달된다. 인버터(G2)는 신호(BLOUT)와 출력 신호(VOUT)의 논리 상태를 반전시킨다.
도 3의 바람직한 실시예에서는 2개 분할 캐패시터(C1, C2)가 있다. 캐패시터중 하나는 회로 디자인이 전달 시간 상수를 가질 때 차단되거나 비활성화될 수 있다. 캐패시터중 하나가 차단될 때 감지 증폭기는 RC 시정수가 작아질 때 더욱 빠르게 동작한다. 차단은 통상 제조후의 테스트 처리동안 수행된다. 더욱이 비트라인 입력과 트랜지스터(NT1)의 드레인 사이에 접속되는 오믹 저항기(R1)가 있다. 오믹 저항기(R1)의 저항 조절을 통해 캐패시터(C1, C2)의 방전 시간은 조절 가능하다.
본 발명에 따른 전류-모드 감지 증폭기는 바람직하게 메모리 셀로부터의 판독동안 제공된 비트라인 신호를 감지하는 전류를 위해 적용가능하다. 상기 증폭기는 바람직하게 판독 전용 메모리(ROM)에 적용가능하다. 상기 증폭기는 낮은 트랜지스터 카운트를 가지고 작은 칩 면적을 가지기 때문에, 임의 레이아웃 대칭 고려는 요구되지 않으며, 신호 잡음에 덜 영향을 받으며, 특히 추가 논리와 아날로그 회로를 포함하는 더 큰 칩의 일부가 되는 내장형 ROM에 적당하다. 그러나, 상기 증폭기는 또한 전류 감지가 수행되어야 하는 다른 분야, 예를 들어 아날로그-디지털 변환 회로 또는 비교기 회로에 사용될 수 있다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
본 발명의 증폭기는 낮은 트랜지스터 카운트를 가지고 작은 칩 면적을 가지기 때문에, 임의의 레이아웃 대칭 고려는 요구하지 않으며, 신호 잡음에 덜 영향을 받는다.

Claims (7)

  1. 입력 브랜치(NT1, R1)와 출력 브랜치(NT3)를 가지는 전류 미러 회로를 포함하는데, 상기 입력 브랜치(NT1, R1)는 한 단부에서 전류 증폭될 입력 신호(BL)를 위한 단자에 접속되고 다른 단부에서 제 1 공급 단자(VSS)에 접속되며, 상기 출력 브랜치(NT3)는 한 단부에서 제 1 제어 트랜지스터(PT1)를 통해 제 2 공급 단자(VDD)와 용량성 소자(C1, C2)에 접속되고 다른 단부에서 상기 제 1 공급 단자(VSS)에 접속되며, 상기 전류 미러 회로(NT1, R1; NT3)사이의 접속 노드(N)로부터 상기 제 1 공급 단자(VSS)에 접속되는 제 2 제어 트랜지스터(NT2)를 포함하며, 상기 제어 트랜지스터(PT1, NT2)는 상기 입력 신호(BL)가 인가되기 이전에 상기 용량성 소자(C1, C2)를 프리차징하기 위해 제어 신호(PREB1,PREB1Q)에 의해 제어되는 전류 증폭기.
  2. 제 1항에 있어서,
    상기 용량성 소자(C1, C2)를 프리차징하기 위한 상기 제어 신호(PREB1, PREB1Q)는 상기 제 2 제어 트랜지스터(NT2)에 대하여 반전 관계로 상기 제 1 제어 트랜지스터(PT1)에 인가되는 것을 특징으로 하는 전류 증폭기.
  3. 제 1항 또는 제 2항에 있어서,
    상기 용량성 소자(C1, C2)는 상기 전류 미러 회로의 상기 제 2 브랜치(NT3)의 한 단부와 상기 제 1 공급 단자(VSS)사이에 접속되는 것을 특징으로 하는 전류 증폭기.
  4. 제 3항에 있어서,
    상기 전류 미러 회로의 상기 제 2 브랜치(NT3)의 한 단부와 상기 용량성 소자(C1, C2)사이의 상기 접속 노드는 게이트 소자(NT4)를 통해 다른 증폭기 소자(G2)에 접속되는 것을 특징으로 하는 전류 증폭기.
  5. 제 4항에 있어서,
    상기 게이트 소자는 패스(path) 트랜지스터(NT4)이고, 상기 다른 증폭기 소자는 인버터(G2)인 것을 특징으로 하는 전류 증폭기.
  6. 제 1, 2, 4 또는 5항에 있어서,
    상기 전류 미러 회로의 상기 제 1 브랜치(NT1, R1)는 트랜지스터(NT1)의 드레인 소스 경로와 상기 트랜지스터(NT1)의 상기 드레인 소스 경로와 상기 전류 미러 회로의 상기 제 1 브랜치의 한 단부사이에 접속된 오믹 저항기(R1)를 포함하는 것을 특징으로 하는 전류 증폭기.
  7. 제 3항에 있어서,
    상기 전류 미러 회로의 상기 제 1 브랜치(NT1, R1)는 트랜지스터(NT1)의 드레인 소스 경로와 상기 트랜지스터(NT1)의 상기 드레인 소스 경로와 상기 전류 미러 회로의 상기 제 1 브랜치의 한 단부사이에 접속된 오믹 저항기(R1)를 포함하는 것을 특징으로 하는 전류 증폭기.
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