CN116756079B - 一种基于大容量非易失存储的多任务智能处理器 - Google Patents

Abstract

本发明属于智能处理器领域，具体涉及一种基于大容量非易失存储的多任务智能处理器。该处理器包括芯片电路和任务主控制器，芯片电路与任务主控制器互连；任务主控制器用于将任务指令分配至各芯片电路；芯片电路用于执行任务主控制器下发的任务指令，并将执行结果返回至任务主控制器；芯片电路包括CPU处理核、外设电路模块、混合计算模块、非易失存储模块、通信模块；非易失存储模块存储器由内自建测试电路、修复电路、纠错电路、容错电路和第一存储控制器组成。通过任务主控制器对各芯片电路进行控制，缓解了存储墙问题，通过在第一存储控制器内增设自建测试电路、修复电路以及容错电路，实现耐久性、稳定性的提升。

Description

一种基于大容量非易失存储的多任务智能处理器

技术领域

本发明属于智能处理器领域，具体涉及一种基于大容量非易失存储的多任务智能处理器。

背景技术

目前，基于新型存储介质的非易失存储器已逐步应用到处理器中，并取得了较好的效果。相较于传统的静态随机存储器（SRAM），新型非易失存储器具有存储密度高、静态功耗低、可实现更大的片上存储容量、掉电不丢失数据等特性，满足对实时性要求高的应用。相较于传统的Flash存储器，新型非易失存储器具有更快的读写速度和更长的耐久性，可以替代Flash存储器作为嵌入式存储器使用，提升处理器的读写带宽及存储的使用寿命。

现有处理器中的新型非易失存储器，主要用于缓解片内SRAM和片外Flash数据访存带来的存储墙和功耗墙问题。在新型的非易失存储器中，自旋转移矩存储器（STT-RAM）和电阻式存储器（ReRAM）技术具有替代SRAM和Flash的潜力，利用其非易失特性，极大缓解了传统主流片上存储SRAM导致的高静态功耗和低密度的问题。与Flash相比，其具有更低的编程电压、更快的读写速度和长耐久性，且与CMOS技术兼容，易于制造。然而，受工艺和自身结构限制，现有的大容量非易失存储器良率低，规模量产的非易失存储器存在存储容量偏小、耐久性不足、稳定性较差等问题，无法满足日益增加的存储需求及实际应用的需求，进而影响处理器的性能。此外，现有的智能算法在取得更好应用效果的同时，其网络规模随之攀升。在提升硬件计算能力的同时，其数据安全性和存储容量需求也限制智能处理器性能。

发明内容

本发明的目的在于：提供一种基于大容量非易失存储的多任务智能处理器，从存储容量、耐久性、稳定性等多方面提升处理器性能，使其更好的满足应用需求。

为实现上述目的，本发明采用如下技术方案：

一种基于大容量非易失存储的多任务智能处理器，包括n个芯片电路和1个任务主控制器，芯片电路与任务主控制器互连；

所述任务主控制器用于将任务指令分配至各芯片电路；

所述芯片电路用于执行任务主控制器下发的任务指令，并将执行结果返回至任务主控制器；

芯片电路包括CPU处理核、外设电路模块、混合计算模块、非易失存储模块、通信模块；

所述CPU处理核用于接收任务主控制器下发的任务指令，根据任务指令生成控制各模块的控制指令；

所述外设电路模块响应控制指令接收外部输入的原始数据和权重，并存储到非易失存储模块；

所述混合计算模块响应控制指令从非易失存储模块中获取原始数据和权重，并执行计算操作，将计算结果存储至非易失存储模块；

所述通信模块用于实现CPU处理核与任务主控制器的通信。

进一步的，所述混合计算模块包括CIM计算核和NPU计算核； CIM计算核采用存内计算方法，完成粗粒度计算；NPU计算核采用传统CMOS计算方法完成细粒度推理计算，计算方式根据计算需求选择。

进一步的，所述非易失存储模块包括存储器、内自建测试电路、修复电路、纠错电路、容错电路和第一存储控制器；

所述存储器包括非易失存储阵列和损耗均衡电路，非易失存储阵列包括第二存储控制器和存储介质；第二存储控制器用于将读写命令转化为对存储介质的具体读写操作，以使存储介质的完成读写操作；损耗均衡电路通过损耗均衡算法，动态改变非易失存储阵列中读写数据的逻辑地址和物理地址的映射关系，实现存储器的均衡访问；所述逻辑地址是指外部输入数据希望访问的地址，物理地址是指在非易失存储阵列中的实际存储地址；

所述内自建测试电路，用于对非易失存储阵列中所有读写数据的地址进行读写测试，以验证每一个存储地址空间的读写功能的正常与否；并将异常的存储地址空间发送至修复电路；

所述修复电路，通过冗余行或冗余列对读写异常的存储地址空间进行替换修复；

所述容错电路根据预设容错规则，实时监测外部逻辑对非易失存储器的访问状态，并将监测到的异常情况反馈至第一存储控制器，其异常情况是指对存储器的恶意访问；

所述第一存储控制器根据预设规则，控制均衡电路、内自建测试电路、修复电路进行相应处理，对容错电路反馈的异常情况进行处理。其预设规则包括通过JTAG接口，通过第一存储控制器控制内自建测试电路，以实现出厂检测；对整个存储器进行全地址域读写检查，若有错，则使用修复电路通过冗余行或冗余列进行替换；正常使用时，第一存储控制器启动容错电路检测存储写入情况；若检测到恶意地址攻击，将其传达给第一存储器控制器，同时暂时禁止访问直到恶意地址攻击消失。

进一步的，所述非易失存储模块还可以设为级联结构，级联结构是由多个非易失存储模块和一个非易失存储主控制器组成；每个非易失存储模块分别与非易失存储主控制器互连。

进一步的，所述n≥1，当n＞1时，各芯片电路之间根据需求选择串行或并行方式实现级联。

本发明的多任务智能处理器为嵌入式设计，通过任务主控制器对各芯片电路进行控制，减少了片外数据访存，降低系统功耗，缓解了存储墙问题。使用时，根据需求选择芯片电路数量和级联方式，通过芯片级联，实现不同规模的算力和存储需求的智能处理器，确保智能算法安全高效运行。配合内自建测试电路、修复电路以及容错电路，解决了现有基于新型非易失存储器的处理器存在的耐久性不足、稳定性差等问题，有效提升了新型非易失存储器综合性能，更好的满足应用需求。

附图说明

图1为本发明基于大容量非易失存储的多任务智能处理器结构框图；

图2为单个非易失存储模块框图；

图3为多个非易失存储模块级联示意图；

图4为本发明多任务智能处理器中非易失存储模块结构框图的设计原理图；

图5为本发明的多任务智能处理器多个芯片的并行级联方式；

图6本发明的多任务智能处理器多个芯片的串行级联方式。

实施方式

下面结合附图和实施例对本发明做详细说明。

如图1所示，本实施例提供的一种基于大容量非易失存储的多任务智能处理器，包括至少1个芯片电路和任务主控制器，芯片电路与任务主控制器互连。所述任务主控制器，用于将任务指令分配至各芯片电路。所述芯片电路，用于执行任务主控制器下发的任务指令，并将执行结果返回至任务主控制器。

实施时，芯片电路数量由存储量的需求决定，以适应不同存储容量的应用需求。本实施例中，当芯片电路数量为1时，芯片电路中的CPU处理核作为单个芯片的主控制器，将接收的任务指令分配至芯片电路的各组成部件中，芯片电路内部各组成部件之间通过总线，实现数据和控制信号的传输。当芯片电路数量＞1时，由任务主控制器根据实际使用需求决定采用串行或并行级联方式，具体可参阅图图5、图6。使用时，对于高并发的智能算法，选择并行通信，以有效降低系统功耗。对于低并发但网络结构结构较深，选择串行级联，具有更好的存储效率。所述高并发是指同时进行2种及其3种以上的运算，低并发是指计算结构为递进结构的运算方式，即需要完整当前计算才可以进行下一步计算，如网络结构较深的多层神经网络。

所述芯片电路包括CPU处理核、外设电路模块、混合计算模块、非易失存储模块、通信模块。所述CPU处理核用于接收任务主控制器下发的任务指令，根据接收的任务指令生成控制各模块的响应指令。所述外设电路模块，响应控制指令接收外部输入的原始数据和权重，并将原始数据和权重存储到非易失存储模块。所述混合计算模块响应控制指令从非易失存储模块中获取原始数据和权重，并执行计算函数的计算操作，将计算结果存储至非易失存储模块。所述通信模块响应控制指令从非易失存储模块读取计算结果，将读取的计算结果发送给任务主控制器。

本实施例混合计算模块由CIM计算核和NP U计算核组成；其中，CIM计算核采用存内计算方法，进行粗粒度计算；NPU计算核采用传统CMOS计算方法，进行细粒度推理计算，计算方式根据计算指令选择。

所述非易失存储模块用于实现数据访存，包括片外数据和片上数据的写入和加载。本实施例中非易失存储模块由存储器、内自建测试电路、修复电路、纠错电路以及容错电路以及第一存储控制器组成；存储器包括非易失存储阵列和损耗均衡电路，非易失存储阵列包括第二存储控制器和存储介质。非易失存储模块作为本实施例的多任务智能处理器核心结构，设计原理如图4所示，应满足稳定性、耐久性和可扩展性。

在稳定性方面：本实施例通过内自建测试电路、修复电路、纠错电路以及容错电路予以实现。首先，对存储器进行出厂检测。出厂检测过程如下：

首先利用内建自测试（BIST）电路对存储空间进行读写测试，当某个存储地址空间读写不一致时，则说明读写功能出现异常。内建自测试（BIST）电路将异常信息发送给修复（Repair）电路。修复（Repair）电路采用冗余行替换读写异常的存储地址空间，并记录相关信息到存储器预留的区域。在此过程中，为确保存储器在使用过程中的稳定性，即读写功能的有效实现，利用ECC纠错电路检测每次读出的数据是否有误、写入操作是否成功和写入数据是否无误，若不一致则进行纠正。

此外，在非易失存储模块中设有容错电路，由容错电路监测外部对于存储器的访问的异常与否。本实施例的容错电路通过重复写入进行排除与修复。具体的：在容错电路中预设写入阈值，当非易失存储器写入过程中，当写入次数超过预设阈值时，则向第一存储控制器发出信号，第一存储控制器会暂停该存储器的使用直到问题解决。

在耐久性方面，本实施例通过存储器中设置的损耗均衡电路实现。损耗均衡电路采用损耗均衡算法，动态改变非易失存储阵列中读写数据的逻辑地址和物理地址的映射关系，实现存储器的均衡访问。使用时，将非易失存储阵列的一行存储空间抽象为损耗均衡算法中一个逻辑单元，并重新排列后，在对非易失存储阵列中的行列进行周期性的搬移，以改变逻辑地址与物理地址的对应关系，再通过非易失存储阵列内在的数学逻辑关系，保证读写操作的对应性，并实现了存储模块的近似平均访问，从而提高存储器的使用寿命。需要说明的是，周期性的搬移行列的过程中，其逻辑地址与物理地址仍保持一一对应关系。由于均衡和数据访存同时进行过程中，损耗均衡电路会额外产生时间开销，故本实施例将损耗均衡电路与第一存储控制器相连，通过第一存储控制器控制损耗均衡电路来减少这一开销，优化存储器的性能。

在可扩展性方面，本实施例对非易失存储模块数量不设限制，具体根据存储容量需求设置，当非易失存储模块为单存储器时，其结构参阅图2。当需要扩充容量时，如图3所示，采用级联方式，将多个非易失存储模块组合在一起，并在其中设置一个非易失主控制器，以实现各非易失存储模块之间的同一调配，从而构建出满足实际应用需求的存储容量。

本实施例依据上述内容，制备了基于大容量非易失存储的多任务智能处理器，该多任务智能处理器采用了3个芯片电路，且在每个芯片电路中，其非易失存储模块均设有多个。

以图像分类、目标检测和超分辨率3种智能应用组成的多任务为例，输入分别为待分类、目标检测和超分辨率的图片，输出分别为分类结果、所检测目标的坐标和超分辨率后的高清图像。整个实施流程过程如下：

任务主控制器根据任务需求，将图像分类、目标检测和超分辨率3项计算任务指令分别分配给3个芯片电路中，并由各芯片电路中的cpu处理核接收任务指令，并根据接收的任务指令生成计算指令。3个芯片电路分别为芯片电路1、芯片电路2和芯片电路3，其中芯片电路1接收图像分类计算任务、芯片电路2接收目标检测计算任务、芯片电路3接收超分辨率计算任务。下面以芯片电路1为例详述各芯片的任务完成过程。

在芯片电路1中：

（1）外设电路模块通过接口接收图像分类的原始数据和网络参数，并将暂存在非易失存储模块中。

（2）CPU处理核通过总线，获取存储在非易失存储模块的图像分类数据和网络参数，并传输至混合计算模块。

（3）CPU处理核接收图像分类任务指令，根据图像分类任务指令生成计算指令发送给混合计算模块。

（4）混合计算模块根据接收的网络参数和图像分类数据实时计算任务负载；待当前网络层计算完成后，将中间结果暂存至非易失存储模块中，然后由CPU处理核获取下一批网络参数及图像数据，并将其加载至混合计算模块进行下一轮计算，如此循环，直至完成所有计算。

（5）通信模块接收任务主控制器的图像分类任务指令，通过总线传送给CPU处理核，同时发送该芯片的任务执行状态，通过外设接口UART实时打印芯片电路的运行状态，并通过外设接口传输至本实施例的多任务智能处理器。

芯片电路2完成目标检测任务、芯片电路3完成超分辨率任务过程均与芯片电路1完成图像分类任务过程相同，在此不做赘述。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例展示如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (2)

1.一种基于大容量非易失存储的多任务智能处理器，包括芯片电路、1个任务主控制器，芯片电路与任务主控制器互连，其特征在于：

所述任务主控制器用于将任务指令分配至各芯片电路；

所述芯片电路至少2个，各芯片电路之间根据需求选择串行或者并行实现级联；芯片电路用于执行任务主控制器下发的任务指令，并将执行结果返回至任务主控制器；芯片电路包括CPU处理核、外设电路模块、混合计算模块、非易失存储模块、通信模块；

所述CPU处理核用于接收任务主控制器下发的任务指令，根据任务指令生成控制各模块的控制指令；

所述外设电路模块响应控制指令接收外部输入的原始数据和权重，并存储到非易失存储模块；

所述混合计算模块响应控制指令从非易失存储模块中获取原始数据和权重，并执行计算操作，将计算结果存储至非易失存储模块；

所述非易失存储模块包括存储器、内自建测试电路、修复电路、纠错电路以及容错电路以及第一存储控制器；

所述存储器包括非易失存储阵列和损耗均衡电路，非易失存储阵列包括第二存储控制器和存储介质；第二存储控制器用于读写命令转化为对存储介质的具体读写操作，以使存储介质的完成读写操作；损耗均衡电路通过损耗均衡算法，动态改变非易失存储阵列中读写数据的逻辑地址和物理地址的映射关系，实现存储器的均衡访问；所述逻辑地址是指外部输入数据希望访问的地址，物理地址是指在非易失存储阵列中的实际存储地址；

所述内自建测试电路，用于对存储阵列中所有读写数据的地址进行读写测试，以验证每一个存储地址空间的读写功能的正常与否；并将异常的存储地址空间发送至修复电路；

所述修复电路，通过冗余行或冗余列对读写异常的存储地址空间进行替换修复；

所述容错电路，根据预设容错规则，实时监测外部逻辑对非易失存储器的访问状态，并将监测到的异常情况反馈至第一存储控制器，其异常情况是指对存储器的恶意访问；

所述第一存储控制器根据预设规则，控制均衡电路、内自建测试电路、修复电路进行相应处理，对容错电路反馈的异常情况进行处理；其预设规则包括通过JTAG接口，通过第一存储控制器控制内自建测试电路，以实现出厂检测；对整个存储器进行全地址域读写检查，若有错，则使用修复电路通过冗余行或冗余列进行替换；正常使用时，第一存储控制器启动容错电路检测存储写入情况；若检测到恶意地址攻击，将其传达给第一存储器控制器，同时暂时禁止访问直到恶意地址攻击消失；

非易失存储模块设置为级联结构，级联结构是由多个非易失存储模块和一个非易失存储主控制器组成；每个非易失存储模块分别与非易失存储主控制器互连；

所述通信模块用于实现CPU处理核与任务主控制器的通信。

2.根据权利要求1所述的一种基于大容量非易失存储的多任务智能处理器，其特征在于：所述混合计算模块包括CIM计算核和NP U计算核；其中，CIM计算核采用存内计算方法，进行粗粒度计算；NPU计算核采用传统CMOS计算方法，进行细粒度推理计算，计算方式根据计算指令选择。