CN105448324A - Sram存储单元及存储阵列 - Google Patents

Abstract

本发明涉及SRAM存储单元及存储阵列。SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一双栅NMOS晶体管、第二双栅NMOS晶体管、第一传输晶体管、第二传输晶体管及补偿单元。本发明能够克服SRAM存储单元的单粒子反转效应。

Description

SRAM存储单元及存储阵列

技术领域

本发明涉及半导体技术领域，特别涉及一种SRAM存储单元及存储阵列。

背景技术

静态随机存储器(StaticRandomAccessMemory,以下简称SRAM)具有高速度、低功耗与标准工艺相兼容的优点，其广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

最常见的SRAM存储单元为6T单元，如图1所示，所述SRAM存储单元包括：第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPN0、第二NMOS晶体管MPN1、第三NMOS晶体管MPG0以及第四NMOS晶体管MPG1。

所述第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPN0及第二NMOS晶体管MPN1构成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管ML0及第二PMOS晶体管ML1为上拉晶体管，第一NMOS晶体管MPN0及第二NMOS晶体管MPN1为下拉晶体管。第三NMOS晶体管MPG0以及第四NMOS晶体管MPG1为传输晶体管。

继续参考图1，第一PMOS晶体管ML0的栅极、第一NMOS晶体管MPN0的栅极、第二PMOS晶体管ML1的漏极、第二NMOS晶体管MPN1的漏极及第四NMOS晶体管MPG1源极连接以形成第一存储节点N1，第二PMOS晶体管ML1的栅极、第二NMOS晶体管MPN1的栅极、第一PMOS晶体管ML0的漏极、第一NMOS晶体管MPN0的漏极及第三NMOS晶体管MPG0源极连接以形成第二存储节点N0。

第三NMOS晶体管MPG0及第四NMOS晶体管MPG1的栅极连接字线WL；第四NMOS晶体管MPG1的漏极与第一位线BL相连，第三NMOS晶体管MPG0的漏极与第二位线BLB相连。第一位线BL与第二位线BLB为互补位线。

继续参考图1，第一PMOS晶体管ML0的源极及第二PMOS晶体管ML1的源极连接电源电压VDD，第一NMOS晶体管MPN0的源极及第二NMOS晶体管MPN1的源极连接对地电压VSS。

当存储节点N1电压为高(电源电压VDD)而存储节点N0电压为低(对地电压VSS)，可将上述存储单元中存储的值称为逻辑1；反之则可为逻辑0。

上述SRAM存储单元的工作原理为：

读操作时：

对字线WL施加高电平(一般等于电源电压VDD)，此时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1导通；

对第一位线BL和第二位线BLB施加高电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平，电流从第一位线BL或第二位线BLB流向低电平的那个存储节点，此时，第一位线BL或第二位线BLB的电位会降低，电位降低的那条位线会与未产生电位变化的位线产生电压差，当该电压差达到一定值后，可以使用存储单元外围电路中的灵敏放大器(图1中未示出)，对电压进行放大，以输出信号，从该信号中读出数据。

写操作时：

对字线WL施加高电平，此时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1导通；

对第一位线BL和第二位线BLB一个施加高电平、另一个施加低电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平、另一个为高电平，因此，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的那一个存储节点流向低电平的那一条位线，从而使高电平的那一个存储节点电位下降，而低电平的那一个存储节点的电位提高，使SRAM存储单元存储了新的数据。

在SRAM存储单元存储逻辑值时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1处于关闭状态，存储节点N1及N0处于相互耦合的状态，即存储节点N1保持低电压时会使得存储节点N0转为高电压,相应地，存储节点N0保持高电压又使得N1转为低电压。

当存储芯片工作于高辐射的环境当中时(如宇宙空间)，由于高能带电粒子对存储器的轰击，存储芯片内部的SRAM存储单元的存储状态易发生反转：

例如，设如图1所示SRAM存储单元的逻辑状态为：存储节点N1为高电平，存储节点N2为低电平。那么，当带电粒子轰击存储节点N1时，有可能使存储节点N1的节点电压瞬间改变，如由高电平转为低电平。

存储节点N1电平值的改变进而引起N0的电平变化，如存储节点N0的电平变化为由低电平转为高电平，存储节点N0的电平变化又会进一步反馈到存储节点N1，使存储节点N1的电平值再次变化，直至引起SRAM单元存储的逻辑状态的改变。

在带电粒子轰击存储节点N1后，存储节点N1及存储节点N0的一种波形变化图可参考图2，上述变化会引起SRAM存储单元存储失效，该失效现象一般也称为单粒子反转效应(SingleEventUpset，简称SEU)。

类似地，若带电粒子轰击存储节点N0，也会造成相同的后果。

发明内容

本发明技术方案解决的技术问题为，如何克服SRAM存储单元的单粒子反转效应。

为了解决上述技术问题，本发明技术方案提供了一种SRAM存储单元，包括：

第一PMOS晶体管、第二PMOS晶体管、第一双栅NMOS晶体管、第二双栅NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中，

所述第一PMOS晶体管的栅极、第一双栅NMOS晶体管的第一栅极、第二PMOS晶体管的漏极、第二双栅NMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；

所述第二PMOS晶体管的栅极、第二双栅NMOS晶体管的第一栅极、第一PMOS晶体管的漏极、第一双栅NMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；

所述第一传输晶体管以及第二传输晶体管的控制极连接至字线的互补字线，所述第一PMOS晶体管的源极及第二PMOS晶体管的源极连接至第一电压，所述第一双栅NMOS晶体管的源极及第二双栅NMOS晶体管的源极连接至第二电压；

所述SRAM存储单元还包括：补偿单元；所述补偿单元具有第一补偿节点及第二补偿节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一补偿节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二补偿节点，所述补偿单元适于在所述第一存储节点及第二存储节点的电压突变时维持所述第一补偿节点及第二补偿节点的电平值。

可选的，所述补偿单元包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管及第四NMOS晶体管；其中，

所述第一NMOS晶体管的栅极、第三NMOS晶体管的漏极及第四NMOS晶体管的源极连接以形成所述第二补偿节点，所述第四NMOS晶体管的漏极连接至所述字线的互补字线，所述第四NMOS晶体管的栅极连接至所述第二存储节点；

所述第三NMOS晶体管的栅极、第一NMOS晶体管的漏极及第二NMOS晶体管的源极连接以形成所述第一补偿节点，所述第二NMOS晶体管的漏极连接至所述字线的互补字线，所述第二NMOS晶体管的栅极连接至所述第一存储节点；

所述第一PMOS晶体管的源极及第三PMOS晶体管的源极连接至所述第二电压。

可选的，所述第一电压为电源电压，所述第二电压为对地电压。

可选的，所述第一传输晶体管为第五NMOS晶体管，所述第二传输晶体管为第六NMOS晶体管；

所述第五NMOS晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；所述第六NMOS晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。

可选的，所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管；

所述第三PMOS晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；所述第四PMOS晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。

可选的，所述第一NMOS晶体管与第三NMOS晶体管的结构相同，所述第二NMOS晶体管与第四NMOS晶体管的结构相同，所述第一NMOS晶体管/第三NMOS晶体管的晶体管尺寸大于第二NMOS晶体管/第四NMOS晶体管的晶体管尺寸。

可选的，所述第一PMOS晶体管与第二PMOS晶体管的结构相同，所述第一双栅NMOS晶体管与第二双栅NMOS晶体管的结构相同，所述第一传输晶体管与第二传输晶体管的结构相同。

可选的，所述第一PMOS晶体管/第二PMOS晶体管的晶体管尺寸大于第一双栅NMOS晶体管/第二双栅NMOS晶体管的晶体管尺寸。

可选的，所述第一PMOS晶体管/第二PMOS晶体管的晶体管尺寸与第一双栅NMOS晶体管/第二双栅NMOS晶体管的晶体管尺寸相同。

可选的，所述第一位线和第二位线互为互补位线。

为了解决上述技术问题，本发明技术方案还提供了一种SRAM存储阵列，包括：

多个如上所述的存储单元，所述存储单元按行和列排布；

多条位线及多条字线；其中，

位于同一行上的存储单元共用一条字线，位于同一列上的存储单元共用一条位线。

可选的，所述字线采用多晶硅实现，所述位线采用二铝实现。

本发明技术方案的有益效果至少包括：

本发明技术方案的SRAM存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一双栅NMOS晶体管及第二双栅NMOS晶体管构成的双稳态电路，第一传输晶体管及第二传输晶体管，对应连接第一位线及第二位线；且还包括：补偿单元；其中，所述第一双栅NMOS晶体管及第二双栅NMOS晶体管作为相应存储节点的下拉晶体管，其其中一个栅极受所述补偿单元的补偿节点控制。在存储节点受带电粒子轰击且发生电压突变时，补偿单元的补偿节点能够维持其电平值，从而使得双栅NMOS晶体管可保持半开状态(半开状态时，仅一个栅极导通，另一个栅极被关闭，下同)或全闭合状态(全闭合状态时，两个栅极均被关闭，下同)，从而维持受冲击的存储节点的电平值或减缓冲击的存储节点的电压泄放，使受冲击的存储节点还能够在此期间受到上拉晶体管的充电，从而恢复原电平值。本发明技术方案的SRAM存储单元能够避免发生单粒子反转效应，具有抗辐射能力。

另外，本发明技术方案的本发明的SRAM存储单元仅比现有技术的SRAM存储单元增加了四个MOS晶体管，其电路设计简单且电路面积小，还能够节省芯片，减小生产成本。

附图说明

图1为现有技术中SRAM存储单元的结构示意图；

图2为带电粒子轰击存储单元时存储节点的一种波形变化示意图；

图3为本发明技术方案提供的一种SRAM存储单元的结构示意图；

图4为带电粒子轰击本发明技术方案所提供的SRAM存储单元时存储节点的一种波形变化示意图。

具体实施方式

为了使本发明的目的、特征和效果能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的方式来实施，因此本发明不受下面公开的具体实施例的限制。

如图3所示的一种SRAM存储单元包括：第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一双栅NMOS晶体管MPN0、第二双栅NMOS晶体管MPN1、第一传输晶体管MPG0、第二传输晶体管MPG1以及补偿单元。所述第一传输晶体管MPG0以及第二传输晶体管MPG1为PMOS晶体管。其中：

所述第一PMOS晶体管ML0的栅极、第一双栅NMOS晶体管MPN0的第一栅极、第二PMOS晶体管ML1的漏极、第二双栅NMOS晶体管MPN1的漏极及第二传输晶体管MPG1的漏极连接以形成第一存储节点N1。所述第二传输晶体管MPG1的源极连接至位线BL。

所述第二PMOS晶体管ML1的栅极、第二双栅NMOS晶体管MPN1的第一栅极、第一PMOS晶体管ML0的漏极、第一双栅NMOS晶体管MPN0的漏极及第一传输晶体管MPG0的漏极连接以形成第二存储节点N0。所述第一传输晶体管MPG0的源极连接至位线BLB。位线BL与位线BLB为互补位线。

所述第一传输晶体管MPG0的栅极以及第二传输晶体管MPG1的栅极连接至字线的互补字线BLb。

所述第一PMOS晶体管ML0的源极及第二PMOS晶体管ML1的源极连接至电源电压VDD，第一双栅NMOS晶体管MPN0的源极及第二双栅NMOS晶体管MPN1的源极连接至对地电压VSS。

所述补偿单元具有第一补偿节点K1及第二补偿节点K0。所述第一NMOS晶体管MPN0的第二栅极连接至所述第一补偿节点K1，所述第二NMOS晶体管MPN0的第二栅极连接至所述第二补偿节点K0。所述补偿单元适于在所述第一存储节点N1及第二存储节点N0的电压突变时维持所述第一补偿节点K1及第二补偿节点K2的电平值。

补偿单元的实现形式可以有多种，继续参考图1，补偿单元的一则实施方式为：

所述补偿单元包括：第一NMOS晶体管MKU1、第二NMOS晶体管MKD1、第三NMOS晶体管MKU0及第四NMOS晶体管MKD0。所述第一NMOS晶体管MKU1的晶体管尺寸大于第二NMOS晶体管MKD1的晶体管尺寸，所述第三NMOS晶体管MKU0的晶体管尺寸大于第四NMOS晶体管MKD0的晶体管尺寸。

所述第一NMOS晶体管MKU1的栅极、第三NMOS晶体管MKU0的漏极及第四NMOS晶体管MKD0的源极连接以形成所述第二补偿节点K0，所述第四NMOS晶体管MKD0的漏极连接至所述字线的互补字线WLb，所述第四NMOS晶体管MKD0的栅极连接至所述第二存储节点N0。

所述第三NMOS晶体管MKU0的栅极、第一NMOS晶体管的漏极MKU1及第二NMOS晶体管MKD1的源极连接以形成所述第一补偿节点K1，所述第二NMOS晶体管MKD1的漏极连接至所述字线的互补字线WLb，所述第二NMOS晶体管MKD1的栅极连接至所述第一存储节点N1。

所述第一NMOS晶体管MKU1的源极及第三NMOS晶体管MKU0的源极连接至所述对地电压VSS。

相较于现有技术，本发明技术方案为原有SRAM存储单元添加了补偿单元，还将现有技术SRAM存储单元的下拉晶体管替换为双栅NMOS晶体管(DoubleGateNMOS)。

双栅MOS晶体管相较传统单栅MOS，在其沟道由两个独立的栅极端(Gate)进行控制，其根据其特征，双栅MOS晶体管的两个栅极端可以同时开启或关闭，也可以独立动作，即第一栅极端开启，另一个栅极端关闭，因此其驱动能力可以多样化地被控制。通过同时开启两个栅极端、单独开启一个栅极端或同时关闭两个栅极端，可实现对双栅MOS晶体管的驱动能力更灵活地调整，并应用于SRAM存储单元的电路。

设SRAM存储单元在遭受辐射前的逻辑状态为：第一存储节点N1为高电平，第二存储节点N0为低电平。那么，字线为低电平，字线的互补字线WLb为高电平，第二NMOS晶体管MKD1栅极开启，第四NMOS晶体管MKD0栅极关闭，第一NMOS晶体管MKU1及第三NMOS晶体管MKU0构成的交叉耦合电路使补偿节点K0的电压为低电平，补偿节点K1的电压为高电平；而第一双栅NMOS晶体管MPN0为全开启状态(全开启状态时，两个栅极均被开启，下同)，第二双栅NMOS晶体管MPN1为全闭合状态。

在SRAM存储单元遭受辐射，也即第一存储节点N1受到带电粒子的冲击之时，存储节点N1的电压突变(由高电平转为低电平)使得电路中的电平发生如下变化：

第二存储节点N0的电平开始升高，字线仍保持低电平，字线的互补字线BLb仍保持高电平；

第二NMOS晶体管MKD1栅极关闭，使补偿节点K1的电压开始下降，但是，由于补偿单元设置为第一NMOS晶体管MKU1的驱动能力要大于第二NMOS晶体管MKD1，因此，补偿节点K1的电压并非即刻下降，而是被维持一段时间的高电平值；相应的，补偿节点K0的低电平值也会被维持一段时间。

在该维持时间期间，由于第二双栅NMOS晶体管MPN1的第二栅极受补偿节点K0电压的控制，在所述补偿节点K0电压维持为低电平值期间，第二双栅NMOS晶体管MPN1能够维持其半开状态或全闭合状态。因此，第二双栅NMOS晶体管MPN1在存储节点N1被带点粒子轰击之时，其可保持存储节点N1的下拉电压，以抑制存储节点N1电压降低，避免存储节点N1的电平变化。当带点粒子轰击完毕之后，存储节点N1的电平值会重新返回所述高电平值。

在SRAM存储单元遭受带点粒子轰击期间，存储节点N1及存储节点N0的波形变化图可参考图4。因此，本发明技术方案所提供的SRAM存储单元能够克服单粒子反转效应，避免存储单元受到辐射时其存储失效的问题。

由于第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一双栅NMOS晶体管MPN0、第二双栅NMOS晶体管MPN1、第一传输晶体管MPG0、第二传输晶体管MPG1、第一NMOS晶体管MKU1、第二NMOS晶体管MKD1、第三NMOS晶体管MKU0及第四NMOS晶体管MKD0之间的结构具有镜像性，即：

所述第一PMOS晶体管ML0与第二PMOS晶体管ML1的结构相同，所述第一双栅NMOS晶体管MPN0与第二双栅NMOS晶体管MPN1的结构相同，所述第一传输晶体管MPG0与第二传输晶体管MPG1的结构相同。

所述第一NMOS晶体管MKU1与第三NMOS晶体管MKU0的结构相同，所述第二NMOS晶体管MKD1与第四NMOS晶体管MKD0的结构相同。

因此，上述分析对于另一面的镜像结构(涉及存储节点N0遭受带电粒子轰击)也是适用的。

需要说明的是：

上述传输晶体管的结构不限于适用PMOS晶体管实现，可以理解的是，作为开关晶体管，使用NMOS晶体管也可以适用。在使用NMOS晶体管实现上述传输晶体管的一则实施例中，所述第一传输晶体管MPG0连接第二存储节点N0的一端为源极，连接位线BLB的一端为漏极；所述第二传输晶体管MPG1连接第一存储节点N1的一端为源极，连接位线BL的一端为漏极。

另外在设计时，也可以仍设计为：第一PMOS晶体管ML0的晶体管尺寸大于第一双栅NMOS晶体管MPN0的晶体管尺寸，第二PMOS晶体管ML1的晶体管尺寸大于第二双栅NMOS晶体管MPN1的晶体管尺寸。

当然，设计为：第一PMOS晶体管ML0的晶体管尺寸与第一双栅NMOS晶体管MPN0的晶体管尺寸相同，第二PMOS晶体管ML1的晶体管尺寸与第二双栅NMOS晶体管MPN1的晶体管尺寸相同，也是可行的。

另外，在对电路进行其他设置时，传输晶体管的驱动能力可大于上拉晶体管，即第一传输晶体管的晶体管MPG0尺寸可大于第一PMOS晶体管ML0，第二传输晶体管的晶体管MPG1尺寸可大于第二PMOS晶体管ML1。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种SRAM存储单元，其特征在于，包括：

第一PMOS晶体管、第二PMOS晶体管、第一双栅NMOS晶体管、第二双栅NMOS晶体管、第一传输晶体管以及第二传输晶体管；其中，

所述第一PMOS晶体管的栅极、第一双栅NMOS晶体管的第一栅极、第二PMOS晶体管的漏极、第二双栅NMOS晶体管的漏极及第二传输晶体管的一极连接以形成第一存储节点，所述第二传输晶体管的另一极连接至第一位线；

所述第二PMOS晶体管的栅极、第二双栅NMOS晶体管的第一栅极、第一PMOS晶体管的漏极、第一双栅NMOS晶体管的漏极及第一传输晶体管的一极连接以形成第二存储节点，所述第一传输晶体管的另一极连接至第二位线；

所述第一传输晶体管以及第二传输晶体管的控制极连接至字线的互补字线，所述第一PMOS晶体管的源极及第二PMOS晶体管的源极连接至第一电压，所述第一双栅NMOS晶体管的源极及第二双栅NMOS晶体管的源极连接至第二电压；

所述SRAM存储单元还包括：补偿单元；所述补偿单元具有第一补偿节点及第二补偿节点，所述第一双栅NMOS晶体管的第二栅极连接至所述第一补偿节点，所述第二双栅NMOS晶体管的第二栅极连接至所述第二补偿节点，所述补偿单元适于在所述第一存储节点及第二存储节点的电压突变时维持所述第一补偿节点及第二补偿节点的电平值。

2.如权利要求1所述的SRAM存储单元，其特征在于，所述补偿单元包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管及第四NMOS晶体管；其中，

所述第一NMOS晶体管的栅极、第三NMOS晶体管的漏极及第四NMOS晶体管的源极连接以形成所述第二补偿节点，所述第四NMOS晶体管的漏极连接至所述字线的互补字线，所述第四NMOS晶体管的栅极连接至所述第二存储节点；

所述第三NMOS晶体管的栅极、第一NMOS晶体管的漏极及第二NMOS晶体管的源极连接以形成所述第一补偿节点，所述第二NMOS晶体管的漏极连接至所述字线的互补字线，所述第二NMOS晶体管的栅极连接至所述第一存储节点；

所述第一PMOS晶体管的源极及第三PMOS晶体管的源极连接至所述第二电压。

3.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第一电压为电源电压，所述第二电压为对地电压。

4.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第五NMOS晶体管，所述第二传输晶体管为第六NMOS晶体管；

所述第五NMOS晶体管连接第二存储节点的一端为源极，连接第一位线的一端为漏极；所述第六NMOS晶体管连接第一存储节点的一端为源极，连接第二位线的一端为漏极。

5.如权利要求1或2所述的SRAM存储单元，其特征在于，所述第一传输晶体管为第三PMOS晶体管，所述第二传输晶体管为第四PMOS晶体管；

所述第三PMOS晶体管连接第二存储节点的一端为漏极，连接第一位线的一端为源极；所述第四PMOS晶体管连接第一存储节点的一端为漏极，连接第二位线的一端为源极。

6.如权利要求2所述的SRAM存储单元，其特征在于，所述第一NMOS晶体管与第三NMOS晶体管的结构相同，所述第二NMOS晶体管与第四NMOS晶体管的结构相同，所述第一NMOS晶体管/第三NMOS晶体管的晶体管尺寸大于第二NMOS晶体管/第四NMOS晶体管的晶体管尺寸。

7.如权利要求1所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管与第二PMOS晶体管的结构相同，所述第一双栅NMOS晶体管与第二双栅NMOS晶体管的结构相同，所述第一传输晶体管与第二传输晶体管的结构相同。

8.如权利要求1或7所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管/第二PMOS晶体管的晶体管尺寸大于第一双栅NMOS晶体管/第二双栅NMOS晶体管的晶体管尺寸。

9.如权利要求1或7所述的SRAM存储单元，其特征在于，所述第一PMOS晶体管/第二PMOS晶体管的晶体管尺寸与第一双栅NMOS晶体管/第二双栅NMOS晶体管的晶体管尺寸相同。

10.如权利要求1所述的SRAM存储单元，其特征在于，所述第一位线和第二位线互为互补位线。

11.一种SRAM存储阵列，其特征在于，包括：

多个如权利要求1至10任一项所述的存储单元，所述存储单元按行和列排布；

多条位线及多条字线；其中，

位于同一行上的存储单元共用一条字线，位于同一列上的存储单元共用一条位线。

12.如权利要求11所述的SRAM存储阵列，其特征在于，所述字线采用多晶硅实现，所述位线采用二铝实现。