CN106558544B - 半导体器件制造方法 - Google Patents
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Abstract
一种半导体器件制造方法，包括：在衬底上形成多个鳍片；在相邻鳍片之间形成浅沟槽隔离；在鳍片上形成栅极堆叠；以栅极堆叠为掩模，执行离子注入，在鳍片下部形成与源漏区导电类型相反的阈值调节区。依照本发明的半导体器件制造方法，通过控制掺杂工艺参数调节源漏区和部分沟道区下方的掺杂区，从而平衡高应力对小尺寸FinFET阈值电压的影响，提高器件的可靠性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种FinFET制造方法。
背景技术
为了继续推动摩尔定律前行，器件的驱动电流需要得到更大的提高且需要控制短沟道效应。体硅鳍片场效应晶体管(finfet)器件被认为最有潜力推动摩尔定律的发展的器件。
为了进一步的提高器件的驱动电流，源漏应力技术被广发采用。源漏应力技术通常为在源漏区外延一层与沟道材料具有不同晶格常数的材料，从而向沟道提供应力。该方法产生的应力会随着沟道长度的减小而变大。
另一方面，应力将会随衬底材料的禁带结构发生变化，从而导致阈值电压发生变化。以利用源漏区外延SiGe对Si对沟道施加压应力为例，施加的应力越大，则器件的阈值电压的绝对值越小。如上所述由于随着器件的沟道长度的减小，沟道内的应力越大，这也导致小尺寸器件的禁带结构相比大尺寸器件发生较大的变化。进而小尺寸器件的阈值电压相比大尺寸的阈值电压发生加大的变化，从而产生较大的阈值电压漂移(VT roll--off)。这将会导致长沟道器件与短沟道器件在相同的电压下的工作状态不同，影响整个系统的工作状态。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种能够避免阈值电压偏移的FinFET制造方法。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成多个鳍片；在相邻鳍片之间形成浅沟槽隔离；在鳍片上形成栅极堆叠；以栅极堆叠为掩模，执行离子注入，在鳍片下部形成与源漏区导电类型相反的阈值调节区。
其中，栅极堆叠包括栅介质层和栅极层，或者包括垫层和伪栅极层。
其中，阈值调节区中注入离子的浓度峰值在源漏区下方、以及优选地部分地在沟道区下方。
其中，所述浓度峰值在浅沟槽隔离顶部的下方。
其中，所述离子注入为垂直注入或倾斜注入。
其中，形成阈值调节区之后进一步包括，在鳍片中栅极堆叠两侧形成源漏区，在衬底上形成层间介质层，刻蚀层间介质层形成暴露源漏区的接触孔，在接触孔中形成接触插塞。
其中，源漏区包括源漏延伸区、源漏重掺杂区、抬升源漏区的任一种或组合。
依照本发明的半导体器件制造方法，通过控制掺杂工艺参数调节源漏区和部分沟道区下方的掺杂区，从而平衡高应力对小尺寸FinFET阈值电压的影响，提高器件的可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A至图1C为依照本发明的FinFET制造方法步骤1和2的剖视图；
图2A至图2C为依照本发明的FinFET制造方法步骤3的剖视图；以及
图3为依照本发明的FinFET器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了平衡高应力对小尺寸FinFET阈值电压的影响从而提高器件可靠性的FinFET制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下图1A和图2A是垂直于鳍片延伸方向穿过源漏区的剖视图，图1B和图2B是垂直于鳍片延伸方向穿过沟道区的剖视图，图1C和图2C是平行于鳍片延伸方向穿过沟道区的剖视图。
如图3以及图1(包括图1A～图1C)所示，在衬底上形成鳍片，以及在鳍片上形成栅极堆叠。
提供衬底1，其材质可以为单晶硅、SOI、单晶锗、GeOI、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。在本发明一个优选实施例中，衬底1为单晶硅，以便于与CMOS工艺兼容并且降低制造成本。
利用掩模图形(未示出，可为光刻胶的软掩模或者介质材料的硬掩模)刻蚀衬底1，形成了沿第一方向延伸的多个鳍片结构1F，以及相邻鳍片结构之间的沟槽(未标出)。刻蚀工艺优选各向异性的干法刻蚀，例如等离子干法刻蚀或RIE，刻蚀气体例如碳氟基气体(至少含有碳、氟原子，还可以还有氢、氮、氧等其他原子)、氯气、溴蒸汽、HCl、HBr等，还可以添加氧气、CO、臭氧等氧化剂以调节刻蚀速率。
在鳍片结构1F之间的沟槽中填充绝缘材料形成浅沟槽隔离(STI)2。例如通过热氧化、LPCVD、PECVD等工艺，在鳍片结构1F之间的沟槽中形成了绝缘材料的STI 2。在本发明一个优选实施例中，STI 2材质为氧化硅或氮化硅基材质，例如SiOx、SiNx、SiOxNy、SiOxCy、SiOxFy、SiOxHy、SiNxCy、SiNxFy(各个xy不必为整数)。露出STI 2顶部之上的鳍片1F将用作FinFET的源漏区和沟道区。
在整个晶片上沉积栅介质层3和栅极层4。沉积工艺包括但不限于LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、热氧化、热分解、溅射(磁控溅射)等。在前栅工艺中，栅介质层3为高k材料，栅极层4为金属。高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极层4的金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物、导电氧化物，栅极层4中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极层4与栅极介质层3之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。前栅工艺中沉积栅极堆叠之后在栅极侧面形成侧墙(未示出)。在后栅工艺中，栅介质层3用作后续去除伪栅极工艺中保护沟道的垫层，通常为氧化硅，而栅极层4为伪栅极层，材料为多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等。通过光刻/刻蚀工艺，形成图1B和图1C所示的栅极堆叠图形，共形地覆盖了多个鳍片1F。
如图3和图2(包括图2A～图2C)所示，执行离子注入，在鳍片1F(沟道区的)下部形成第一导电类型的阈值调节区5。注入能量例如500eV～500Kev、优选为500eV～80keV，剂量为1E12～1E16、优选为1E13～1E14，掺杂剂依照pFinFET和nFinFET类型而选取与稍后将要形成的源漏区的导电类型相反。例如，对于pFinFET而言，源漏区为p型，则注入离子的第一导电类型为n型，例如包括P、As、Sb。对于nFinFET而言源漏区为n型则注入离子的第一导电类型为p型，例如为B、BF2、Al、Ga、In。在此过程中，在沟道区，由于栅极堆叠或伪栅极堆叠的覆盖保护，注入主要分布在栅极两侧的源漏区，但是由于离子注入的散射，将会在栅极的下方形成一定宽度的掺杂区，这个掺杂区的宽度只与注入的能量及剂量有关，而与栅极的大小无关。随着栅极的减小，这个栅极下方的掺杂区与整个沟道长度的比例将变的原来越大，这就导致这个掺杂区对小尺寸器件的影响较大(与应力造成的阈值电压偏移方向相反)，从而平衡源漏极应力对器件阈值的影响。
注入可以是如图2A或图2C实线所示的垂直注入，也可以是如虚线所示的倾斜注入(向沟道内倾斜)。优选地，控制注入能量和剂量，使得掺杂离子的浓度峰值在源漏区下方、以及优选地部分地在沟道区下方。倾斜注入的角度例如为5～15度。注入之后可以执行退火，使的注入的杂质激活并重新分布，精确控制使得浓度峰值在源漏区下方、以及优选地部分地在沟道区下方。退火温度例如550～1050℃、优选650～900℃、最佳700～800℃，退火时间1s～10min、10s～5min、1～3min。
通过注入人为引进短沟道效应，也即与源漏区掺杂浓度相反的注入将会使器件的阈值电压的绝对值增大(NMOS阈值电压向正方向移动变得更大，PMOS阈值电压向负方向移动变得更小)。另一方面，因为STI 2的散射作用，注入的离子将会向沟道下方扩散，从而增加了沟道区下方的离子浓度。随着沟道的变小，离子横向扩散的距离占整个沟道长度的比例变大。也就是说随着沟道长度的变小，注入后对阈值的影响越大，从而平衡应力对器件阈值电压的影响(二者对阈值电压的改变方向相反)。
进一步优选地，在图1所示步骤之后、在图2所示步骤之前，进一步包括执行额外的离子注入，在鳍片1F中、STI 2顶部之下区域(优选地低于图2所示的阈值调节区5)形成穿通阻挡层(PTSL层，未示出)。优选地，采用高能量(相较于图2的注入，以增大注入深度)离子注入工艺，注入离子例如为选自III或V族半导体材料以形成pn结的穿通阻挡层以消除或减小衬底泄漏电流。
随后，以(伪)栅极堆叠4/3为掩模，在栅极堆叠两侧形成第二导电类型的源漏区(未示出)。可以对鳍片1F进行注入以在鳍片1F中形成源漏区，或者以栅极堆叠为掩模刻蚀鳍片形成源漏凹槽并外延生成高迁移率材料(例如SiGe、SiC、SiGeC、Ge、GeSn、GaN、GaP、GaAs、InN、InP、InAs、InSb的高迁移率材料或它们的组分配比材料，如SiGeSn，InGaAs)的源漏区(源漏区包括源漏延伸区、源漏重掺杂区)，进一步优选地在源漏区上外延形成抬升源漏区以减小源漏区串联电阻。在整个器件上形成层间介质层(ILD)并平坦化直至露出栅极堆叠。任选地，在后栅工艺中，刻蚀去除伪栅极堆叠4/3，填充高k栅介质和金属栅电极。刻蚀ILD形成暴露源漏区的接触孔，在接触孔中填充金属形成金属插塞以实现外部与FinFET器件的电连接。
依照本发明的半导体器件制造方法，通过控制掺杂工艺参数调节源漏区和部分沟道区下方的掺杂区，从而平衡高应力对小尺寸FinFET阈值电压的影响，提高器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (8)
1.一种半导体器件制造方法，包括：
在衬底上形成多个鳍片；
在相邻鳍片之间形成浅沟槽隔离；
在鳍片上形成栅极堆叠；
以栅极堆叠为掩模，执行离子注入，在鳍片下部形成与源漏区导电类型相反的阈值调节区，其中由于浅沟槽隔离的散射作用，注入的离子向沟道下方扩散从而增加了沟道区下方的离子浓度。
2.如权利要求1的方法，其中，栅极堆叠包括栅介质层和栅极层，或者包括垫层和伪栅极层。
3.如权利要求1的方法，其中，阈值调节区中注入离子的浓度峰值在源漏区下方。
4.如权利要求3的方法，其中，阈值调节区中注入离子的浓度峰值部分地在沟道区下方。
5.如权利要求3的方法，其中，所述浓度峰值在浅沟槽隔离顶部的下方。
6.如权利要求1的方法，其中，所述离子注入为垂直注入或倾斜注入。
7.如权利要求1的方法，其中，形成阈值调节区之后进一步包括，在鳍片中栅极堆叠两侧形成源漏区，在衬底上形成层间介质层，刻蚀层间介质层形成暴露源漏区的接触孔，在接触孔中形成接触插塞。
8.如权利要求7的方法，其中，源漏区包括源漏延伸区、源漏重掺杂区、抬升源漏区的任一种或组合。
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