CN111933544B - 栅氧化层测试结构及其制造方法、栅氧化层测试基板 - Google Patents

栅氧化层测试结构及其制造方法、栅氧化层测试基板 Download PDF

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Abstract

本发明提供了一种栅氧化层测试基板、栅氧化层测试结构及其制造方法。通过无掩模的第一离子注入工艺形成阱区，以及无掩模的第二离子注入工艺形成有源区，以减少栅氧化层测试结构的制造过程中掩模板的使用数量，以使本发明的栅氧化层测试结构的制造方法简单化且工艺流程简短化，进而使得使用本发明制造方法制造的栅氧化层测试结构以及栅氧化层测试基板测试周期缩短且成本降低。

Description

栅氧化层测试结构及其制造方法、栅氧化层测试基板
技术领域
本发明涉及半导体技术领域，特别涉及一种栅氧化层测试基板、栅氧化层测试结构及其制造方法。
背景技术
在半导体器件的制造过程中，为了对制造工艺进行监控，保证半导体器件的可靠性，通常的做法是形成测试片，即在晶圆上形成测试结构(test key)，用于对一些关键参数的测试。在CMOS工艺中，栅氧化层是器件结构中的重要结构，栅氧化层应该是一个理想的介质层，其中没有影响其绝缘特性的缺陷，但是，在制造过程中如离子扩散侵入、俘获电荷等因素都会影响栅氧化层的质量。
栅氧化层完整性(Gate Oxide Integrity，简称GOI)测试是验证栅氧化层质量的测试过程。在半导体器件的制造过程中，一般都要形成专门的测试结构用于栅氧化层完整性测试，用于检测栅氧化层中是否存在缺陷，防止栅氧化层缺陷造成器件的可靠性下降。
但是传统的测试结构的制造过程复杂而且工艺流程长，从而导致测试周期长且耗材严重。
发明内容
本发明的目的在于提供一种栅氧化层测试结构及其制造方法，以解决现有的栅氧化层测试结构在制造过程中工艺复杂且工艺流程长而导致的测试周期长且成本过高的问题。
为解决上述问题，本发明公开一种栅氧化层测试结构的制造方法，包括：
提供衬底；
对所述衬底执行第一离子注入工艺，以形成阱区，所述第一离子注入工艺为无掩模离子注入工艺；
在所述阱区上依次形成栅氧化层和栅极层，所述栅氧化层和所述栅极层两侧的所述阱区形成待注入有源区；
对所述待注入有源区执行第二离子注入工艺，以形成有源区，所述第二离子注入工艺为无掩模离子注入工艺。
可选的，对所述待注入有源区执行第二离子注入工艺之前，所述方法还包括：
对所述待注入有源区执行第三离子注入工艺，以形成轻掺杂有源区；
在所述栅氧化层和所述栅极层的侧壁形成第一侧墙。
可选的，所述第三离子注入工艺为无掩模离子注入工艺。
可选的，所述第二离子注入工艺注入的离子为N型离子。
可选的，在形成阱区之前，所述方法还包括：
在所述衬底上形成第一掩模层；
以所述第一掩模层为掩模刻蚀所述衬底，以形成延伸至所述衬底中的第一开口；
在所述第一开口内填充隔离材料以形成隔离结构。
可选的，在所述第一开口内形成隔离结构后，在相邻的所述隔离结构之间形成所述栅氧化层和栅极层。
可选的，在形成所述有源区之后，所述方法还包括：
在所述栅极层和所述有源区上形成第一介质层；
在所述第一介质层中形成第一导电插塞和第二导电插塞，其中所述第一导电插塞对应形成在所述栅极层两侧的所述有源区上，所述第二导电插塞对应形成在所述栅极层上。
可选的，在所述第一介质层中形成第一导电插塞和第二导电插塞之后，所述方法还包括：
在所述第一介质层上形成第二介质层；
在所述第二介质层中形成第一连接焊盘和第二连接焊盘，所述第一连接焊盘和所述第一导电插塞电连接，所述第二导电焊盘和所述第二导电插塞电连接。
可选的，在形成所述有源区之后，所述方法还包括：在所述栅极层和所述有源区上形成电连接层。
为解决上述问题，本发明还提供一种栅氧化层测试结构，所述栅氧化层测试结构根据上述任意一项所述的栅氧化层测试结构的制造方法制成。
可选的，所述栅氧化层测试基板包括至少一个栅氧化层测试单元，每个所述栅氧化层测试单元包括至少两个如上所述的栅氧化层测试结构。
可选的，所述栅氧化层测试单元至少为两个，每个所述栅氧化层测试单元中的所述栅氧化层的形成条件不同。
可选的，每个所述栅氧化层测试单元中的所述栅氧化层测试结构串联连接。
本发明的一种栅氧化层测试结构的制造方法中，由于在形成阱区时执行的第一离子注入工艺，和形成有源区时执行的第二离子注入工艺均为无掩模离子注入工艺，故本发明的栅氧化层测试结构的制造过程中可节省离子注入工艺使用的掩模板。如此一来，本发明的栅氧化层测试结构的制造方法简单化且工艺流程简短化，进而使得使用本发明制造方法制造的栅氧化层测试结构测试周期缩短且成本降低。
附图说明
图1是本发明一实施例中的栅氧化层测试结构的制造方法的流程示意图；
图2～图8是本发明一实施例中的栅氧化层测试结构在其制备过程中的结构示意图；
图9是本发明一实施例中的栅氧化层测试基板的结构示意图；
图10是本发明一实施例中的栅氧化层测试基板中的测试单元的结构示意图。
其中，附图标记如下：
1-衬底；
2-栅氧化层；
20-初始栅氧化层； 20’-栅氧化材料层；
31-第一掩模层； 32-第二掩模层；
4-隔离结构；
5-栅极层； 50-栅极材料层；
6-侧墙；
7-电连接层；
8-绝缘层；
9-第一介质层；
101-第一导电插塞； 102-第二导电插塞；
11-第二介质层；
121-第一连接焊盘； 122-第二连接焊盘；
13-第三介质层；
110-阱区；
210-轻掺杂有源区； 220-有源区；
300-栅氧化层测试单元； 301-栅氧化层测试结构；
302-栅极线； 303-源极线；
304-漏极线； 305-栅极总线；
306-源极总线； 307-漏极总线；
A-第一掩模版； B-第二掩模版；
具体实施方式
以下结合附图和具体实施例对本发明提出的一种栅氧化层测试结构及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
图1是本发明一实施例中的栅氧化层测试结构的制造方法的流程示意图；图2～图8是本发明一实施例中的栅氧化层测试结构在其制备过程中的结构示意图；下面结合附图1～图8来说明本实施例中的栅氧化层测试结构的制造方法。
在步骤S10中：如图2所示，提供衬底1。
其中，所述衬底1可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合，可以为单层结构，也可以包括多层结构。因此，衬底可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料。也可以包括诸如，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
继续参图2并结合图3所示，在本实施例中，在提供衬底1之后，以及在形成阱区110之前，所述方法还包括在所述衬底1中形成隔离结构4。具体的，在所述衬底1中形成所述隔离结构4的方法包括如下步骤一到步骤三。
在步骤一中：继续参参图2所示，在所述衬底1上依次形成栅氧化材料层20’和第一掩模层31。
具体的，形成第一掩模层31的方法包括：在所述栅氧化材料层20’上形成第一掩模材料层，以第一掩模板A为掩模，对所述第一掩模材料层执行曝光显影工艺以形成第一掩模层31，其中所述第一掩模层31可以为正光阻。可选的，所述第一掩模材料层31也可以为负光阻。
在步骤二中，继续参图2和图3所示，以所述第一掩模层31为掩模刻蚀所述栅氧化材料层20’以形成初始栅氧化层20；其中，所述初始栅氧化层20中具有至少两个沿预定方向延伸的第一开口(图未示)，且所述第一开口(图未示)朝向所述衬底1延伸以伸入所述衬底1。
在步骤三中，继续参图3所示，在所述第一开口(图未示)内填充隔离材料以形成隔离结构4。
在步骤S20中，继续参图3所示，对所述衬底1执行第一离子注入工艺，以形成阱区110。在本实施例中，所述第一离子注入工艺为无掩模工艺，即在本实施例中，在对所述衬底1执行第一离子注入工艺时不使用掩模板掩模，直接进行离子注入。
在步骤S30中，如图5所示，在所述阱区110上依次形成栅氧化层2和栅极层5，所述栅氧化层2和所述栅极层5两侧的所述阱区110构成待注入有源区。在本实施例中，所述栅氧化层2和所述栅极层5形成在相邻所述隔离结构4之间。
具体的，在本实施例中，形成所述栅氧化层2和所述栅极层5的方法可以包括如下步骤一到步骤三。
在步骤一中，如图3所示，去除所述第一掩模层31。
在步骤二中，继续参图4所示，在所述初始栅氧化层20和所述隔离层4上依次形成栅极材料层50和第二掩模层32。在本实施例中，形成第二掩模层32的方法包括：在所述初始栅氧化层20和所述隔离层4上形成第二掩模材料层，以第二掩模板B为掩模，对所述第二掩模材料层执行曝光显影工艺以形成第二掩模层32，其中所述第二掩模层32可以为正光阻。可选的，在其他实施例中，所述第二掩模层32还可以为负光阻。
在步骤三中，继续参图4并结合图5所示，以所述第二掩模层32为掩模依次刻蚀所述栅极材料层50和所述初始栅氧化层20以在相邻所述隔离结构4之间形成所述栅极层5和所述栅氧化层2。
在本实施例中，形成所述栅极层5和所述栅氧化层2的方法可以为湿法刻蚀，也可以为干法刻蚀，在此不做具体限定，以实际情况为准。
在步骤S40中，参图7所示，执行第二离子注入工艺，以在所述待注入有源区中注入离子形成有源区220。其中，所述第二离子注入工艺为无掩模离子注入工艺。
在本实施例中，由于在形成阱区时执行的第一离子注入工艺，和形成有源区时执行的第二离子注入工艺为无掩模离子注入工艺，故本本实施例的栅氧化层测试结构的制造过程中可节省离子注入工艺使用的掩模板。如此一来，本实施例的栅氧化层测试结构的制造方法简单化且工艺流程简短化，进而使得使用本实施例制造方法制造的栅氧化层测试结构测试周期缩短且成本降低。
其中，在本实施例中，所述第二离子注入工艺注入的离子为N型离子。以及，所述栅氧化层2和所述栅极层5两侧的有源区220其中之一为源极，其中另一为漏极。
进一步的，继续参图5并结合图6所示，在本实施例中，对所述待注入有源区200执行第二离子注入工艺之前，所述方法还包括：对所述待注入有源区200执行第三离子注入工艺，以形成轻掺杂有源区210。其中，所述第三离子注入工艺为无掩模离子注入工艺。在本实施例中，由于形成所述轻掺杂有源区210时采用无掩模离子注入工艺，在本实施例中的所述栅氧化层测试结构的制造过程中进一步的可节省一个掩模板的使用，以进一步简单化本实施例的栅氧化层测试结构的制造方法，进而进一步的缩短栅氧化层的测试周期并进一步的降低制造成本。
继续参图7所示，在本实施例中，在形成轻掺杂有源区210之后以及对所述待注入有源区200执行第二离子注入工艺之前，所述方法还包括：在所述栅氧化层2和所述栅极层5的侧壁形成第一侧墙6。其中，所述第一侧墙6可以为ONON层的设计，即在所述栅氧化层2和所述栅极层5的侧壁上依次形成氧化层、当层、氧化层、氮化层。
进一步的，参图8所示，在本实施例中，在形成所述有源区220之后，所述方法还包括如下步骤一到步骤二：
在步骤一中，继续参图8所示，在所述栅极层5和所述有源区220上形成第一介质层9。
在步骤二中，继续参图8所示，在所述第一介质层9中形成第一导电插塞101和第二导电插塞102。所述第一导电插塞101对应形成在所述栅极层5两侧的所述有源区220上，以用于对所述有源区220供电。其中，所述第一导电插塞101连接所述源极和所述漏极其中之一，所述第二导电插塞102连接所述源极和所述漏极其中另一。所述第二导电插塞102对应形成在所述栅极层5上，以用于对所述栅极层5供电。
以及，在所述第一介质层9中形成第一导电插塞101和第二导电插塞102之后，所述方法还包括：在所述第一介质层9上形成第二介质层11。之后，在所述第二介质层11中形成第一连接焊盘121和第二连接焊盘122，所述第一连接焊盘121和所述第一导电插塞101电连接，所述第二连接焊盘122和所述第二导电插塞102电连接。其中，所述第一导电插塞101、所述第二导电插塞102以及所述第一连接焊盘121和所述第二连接焊盘122的材质可以包括导电性较佳的金属。
进一步的，继续参图8所示，在本实施例中，在形成所述有源区220之后，所述方法还包括：在所述栅极层5和所述有源区220上形成电连接层7。其中，所述电连接层7的材质可以为金属或金属氧化物等导电材料，以增强在所述第一导电插塞101和所述有源区220的之间电导通性，以及增强所述第二导电插塞102和所述栅极层5之间的电导通性。
此外，继续参图8所示，在本实施例中，在所述电连接层7和所述第一介质层9之间还形成有绝缘层8，以及在所述第二介质层11的两侧还形成有第三介质层13，所述第一连接焊盘121和所述第二连接焊盘122贯穿所述第三介质层13和所述第二介质层12。
基于如上所述的栅氧化层测试结构的形成方法，以下对所制备出的栅氧化层测试结构和具有所述栅氧化层测试结构的栅氧化层测试基板进行说明。
图9是本发明一实施例中的栅氧化层测试基板的结构示意图；图10是本发明一实施例中的栅氧化层测试基板中的测试单元的结构示意图。如图9和图10所示，所述栅氧化层测试基板包括至少两个栅氧化层测试单元300，所述栅氧化层测试单元300包括至少两个如上述所述的栅氧化层测试结构301。
此外，在本实施例中，每个所述栅氧化层测试单元300中的所述栅氧化层测试结构301串联设置。可选的，所述栅氧化层测试基板的所述栅氧化层测试结构还可以不串联设置，在此不做具体限定。
在本实施例中，每个栅氧化层测试单元300中的所述栅氧化层测试结构301阵列排列。每个所述栅氧化层测试单元300还包括至少一个栅极线302、至少一个源极线303以及至少一个漏极线304。其中，每行所述栅氧化层测试结构301的栅极与一个所述栅极线302相连，每列所述栅氧化层测试结构301的源极与一个所述源极线303相连接，以及每列所述栅氧化层测试结构301的漏极与一个所述漏极线304相连。
进一步的，继续参图10所示，本实施例还包括栅极总线305、源极总线306以及漏极总线307，其中，所有所述栅极线302与所述栅极总线305连接，所有所述源极线303与所述源极总线306连接，所有所述漏极线304与所述漏极总线307连接。以在对位于所述栅氧化层测试单元300内的所述栅氧化层进行测试时，能够同时给所有所述栅氧化层测试结构301的栅极、源极以及漏极给电，以提升测试效率。
在本实施例中，在对所述栅氧化层测试单元300内的栅氧化层进行测试时，对所有所述栅氧化层测试结构301通电；具体的，对所述栅极加压，并使所述源极和所述漏极接地，并不断的调整所述栅极的电压。当所述栅氧化层被击穿时，记录此时的击穿电压，若所述击穿电压大于2.3倍的工作电压时，说明形成本实施例的所述栅氧化层的形成条件下形成的所述栅氧化层合格。若所述击穿电压位于1.1倍的所述工作电压和2.3倍的工作电压之间时，说明形成本实施例的所述栅氧化层的形成条件下形成的所述栅氧化层不合格。以及，在所述击穿电压小于1.1倍的所述工作电压时，说明本次测试失效。
以及，在本实施例中，同一栅氧化层测试基板的所有栅氧化层测试单元300内的所述栅氧化层时同一形成条件形成。此时，可以得到多个同一形成条件下形成的所述栅氧化层的击穿电压，可以对所述多个击穿电压使用数学模型进行运算以得到最终击穿电压，进而增加测试准确性。
可选的，所述栅氧化层测试单元301可以为至少两个，每个所述栅氧化层测试单元301中的所述栅氧化层6的形成条件不同。例如，对不同的栅氧化层测试单元300进行栅氧化层6成膜时，通过采用不同的材质以使不同的栅氧化层测试单元300形成不同材质的所述栅氧化层6；或者对所有所述栅氧化层测试单元300均采用相同的材质成膜，但不同的栅氧化层测试单元300成膜时采用的成膜时间不同以形成不同厚度的栅氧化层6等。如此一来，可以使用同一所述栅氧化层测试基板即可测量不同条件形成的所述栅氧化层的击穿电压。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种栅氧化层测试结构的制造方法，其特征在于，
提供衬底；
对所述衬底执行第一离子注入工艺，以形成阱区，所述第一离子注入工艺为无掩模离子注入工艺；
在所述阱区上依次形成栅氧化层和栅极层，所述栅氧化层和所述栅极层两侧的所述阱区形成待注入有源区；
对所述待注入有源区执行第二离子注入工艺，以形成有源区，所述第二离子注入工艺为无掩模离子注入工艺；
在所述栅极层和所述有源区上形成第一介质层；
在所述第一介质层中形成第一导电插塞和第二导电插塞，其中所述第一导电插塞对应形成在所述栅极层两侧的所述有源区上，所述第二导电插塞对应形成在所述栅极层上；
其中，所述栅氧化层和所述栅极层两侧的有源区其中之一为源极，其中另一为漏极，所述第一导电插塞连接所述源极和所述漏极其中之一，所述第二导电插塞连接所述源极和所述漏极其中另一。
2.如权利要求1所述的栅氧化层测试结构的制造方法，其特征在于，对所述待注入有源区执行第二离子注入工艺之前，所述方法还包括：
对所述待注入有源区执行第三离子注入工艺，以形成轻掺杂有源区；
在所述栅氧化层和所述栅极层的侧壁形成第一侧墙。
3.如权利要求2所述的栅氧化层测试结构的制造方法，其特征在于，所述第三离子注入工艺为无掩模离子注入工艺。
4.如权利要求1所述的栅氧化层测试结构的制造方法，其特征在于，所述第二离子注入工艺注入的离子为N型离子。
5.如权利要求1所述的栅氧化层测试结构的制造方法，其特征在于，在形成阱区之前，所述方法还包括：
在所述衬底上形成第一掩模层；
以所述第一掩模层为掩模刻蚀所述衬底，以形成延伸至所述衬底中的第一开口；
在所述第一开口内填充隔离材料以形成隔离结构。
6.如权利要求5所述的栅氧化层测试结构的制造方法，其特征在于，在所述第一开口内形成隔离结构后，在相邻的所述隔离结构之间形成所述栅氧化层和栅极层。
7.如权利要求1所述的栅氧化层测试结构的制造方法，其特征在于，在所述第一介质层中形成第一导电插塞和第二导电插塞之后，所述方法还包括：
在所述第一介质层上形成第二介质层；
在所述第二介质层中形成第一连接焊盘和第二连接焊盘，所述第一连接焊盘和所述第一导电插塞电连接，所述第二导电焊盘和所述第二导电插塞电连接。
8.如权利要求1所述的栅氧化层测试结构的制造方法，其特征在于，在形成所述有源区之后，所述方法还包括：在所述栅极层和所述有源区上形成电连接层。
9.一种栅氧化层测试结构，其特征在于，所述栅氧化层测试结构根据如权利要求1～8任意一项所述的栅氧化层测试结构的制造方法制成。
10.一种栅氧化层测试基板，其特征在于，所述栅氧化层测试基板包括至少一个栅氧化层测试单元，每个所述栅氧化层测试单元包括至少两个如权利要求9所述的栅氧化层测试结构。
11.如权利要求10所述的栅氧化层测试基板，其特征在于，所述栅氧化层测试单元至少为两个，每个所述栅氧化层测试单元中的所述栅氧化层的形成条件不同。
12.如权利要求10所述的栅氧化层测试基板，其特征在于，每个所述栅氧化层测试单元中的所述栅氧化层测试结构串联连接。
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