CN116322036A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了半导体器件及其制作方法，半导体器件包括衬底、多条字线、电介质层以及多条位线。衬底包括有源结构与浅沟渠隔离，字线埋设在衬底内并分别与有源结构、浅沟渠隔离交错。电介质层设置在衬底上，覆盖字线的顶面。位线朝着第一方向延伸在衬底上，其中，位线包括同时重叠于有源结构与浅沟渠隔离、且底面仅物理性接触电介质层的至少一第一位线，与下方设置穿过电介质层并直接接触有源结构的多个位线插塞的多条第二位线。通过设置第一位线作为虚设位线，以在光刻制作工艺进行时维持整体相同的光通量，并提升半导体器件的制作良率。

Description

半导体器件及其制作方法

技术领域

本发明是关于一种半导体器件及其制作方法，特别是一种包括有源结构及浅沟渠隔离的半导体器件及其制作方法。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体器件的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，已逐渐取代仅具备平面闸极结构的动态随机存取存储器。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自字线(word line,WL)及位线(bitline,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器件的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体器件及其制作方法，其是在不增加额外操作步骤的前提下，同步形成位线与虚设位线，进而可在光刻制作工艺进行时维持整体相同的光通量，有利于提升半导体器件的制作良率。如此，可形成组件可靠度较佳的半导体器件，有效改善因组件密度持续提升而可能衍生的结构缺陷。

为达上述目的，本发明的一实施例提供一种半导体器件，包括衬底、多条字线、电介质层以及多条位线。所述衬底包括有源结构与浅沟渠隔离，所述字线埋设在所述衬底内并分别与所述有源结构、所述浅沟渠隔离交错。所述电介质层设置在所述衬底上，覆盖所述字线的顶面。所述位线朝着第一方向延伸在所述衬底上，其中，所述位线包括至少一第一位线同时重叠于所述有源结构与所述浅沟渠隔离，所述第一位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，与设置在所述第一位线一侧的多条第二位线，其下方设置有穿过所述电介质层并直接接触所述有源结构的多个位线插塞。

为达上述目的，本发明的另一实施例提供一种半导体器件的制作方法，包括以下步骤。首先，提供衬底，所述衬底包括有源结构与浅沟渠隔离，在所述衬底内形成多条字线，所述字线分别与所述有源结构、所述浅沟渠隔离交错。接着，在所述衬底上形成电介质层，覆盖所述字线的顶面。然后，在所述衬底上形成朝着第一方向延伸的多条位线，其中，所述位线包括至少一第一位线与设置在所述第一位线一侧的多条第二位线，所述第一位线同时重叠于所述有源结构与所述浅沟渠隔离，且所述第一位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，各所述第二位线下方设置有穿过所述电介质层并直接接触所述有源结构的多个位线插塞。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图3所绘示为根据本发明第一实施例中半导体器件的示意图，其中：

图1为第一实施例中半导体器件的俯视示意图；

图2为图1沿着切线A-A’的剖面示意图；以及

图3为图1沿着切线B-B’的剖面示意图。

图4至图7所绘示为根据本发明第二实施例中半导体器件的示意图，其中：

图4为第二实施例中半导体器件的俯视示意图；

图5为图4沿着切线A-A’的剖面示意图；

图6为图4沿着切线B-B’的剖面示意图；以及

图7为图4沿着切线C-C’的剖面示意图。

图8至图9所绘示为根据本发明第三实施例中半导体器件的示意图，其中：

图8为第三实施例中半导体器件的俯视示意图；以及

图9为图8沿着切线D-D’的剖面示意图。

其中，附图标记说明如下：

100、300、500 半导体器件

110 衬底

120 浅沟渠隔离

130 有源结构

131 第一有源片段

133 第二有源片段

135 第三有源片段

135a 第一侧边

135b 第二侧边

140 闸极结构

141 沟渠

142 电介质层

143 闸极电介质层

144 闸极

145 盖层

150 电介质层

160、360 位线

160a、360a 位线插塞

161、361 第一位线

162 半导体层

163、363 第二位线

164 阻障层

166 导电层

168 盖层

180、580 间隙壁结构

181、581 第一间隙壁

183、583 第二间隙壁

185、585 第三间隙壁

365、565 第三位线

560a 位线插塞

570 存储节点插塞

D1 第一方向

D2 第二方向

D3 第三方向

P1 第一间距

P2 第二间距

P31 第一间距

P32 第二间距

S1 间隔距离

W1 第一线宽

W2 第二线宽

W31 第一线宽

W32 第二线宽

W33 第三线宽

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请先参照图1至图3，示例性示出了本发明第一实施例中半导体器件100的示意图，其中，图1为半导体器件100的俯视示意图，而图2与图3则为半导体器件100在不同切线上的剖面示意图。半导体器件100例如包括衬底110，例如是硅衬底、含硅衬底(如SiC、SiGe)或绝缘上覆硅(silicon-on-insulator,SOI)衬底等，衬底110内设置至少一浅沟渠隔离(shallow trench isolation,STI)120，以在衬底110上定义出有源结构(activestructure)130，也就是说，浅沟渠隔离120环绕着有源结构130而设置在有源结构130的外侧。

如图1所示，有源结构130包括多个第一有源片段131、多个第二有源片段133以及第三有源片段135。第一有源片段131以及第二有源片段133相互平行、分隔地朝着第一方向D1延伸，并相互错位排列，其中，各第一有源片段131在第一方向D1上具有相同的第一长度L1，而各第二有源片段133在第一方向D1上则具有不同于第一长度L1的长度，例如是大于或小于第一长度L1，如图1所示。如此，第一有源片段131与第二有源片段133可整体呈现一特定排列，例如是图1所示的阵列排列(array arrangement)等，但不限于此。第三有源片段135环绕在第一有源片段131与第二有源片段133外侧。示例性地，第三有源片段135包括沿着第二方向D2(例如是x方向)延伸的至少一第一侧边135a，以及沿着第三方向D3(例如是y方向)延伸的至少一第二侧边135b，使得第三有源片段135可整体呈现一矩框状(未绘示)整体环绕在第一有源片段131与第二有源片段133外侧。

需特别说明的是，参考图1所示，第三有源片段135不接触任何的第一有源片段131，但直接接触所有的第二有源片段133且为一体成形。如此，各第二有源片段133可视为第三有源片段135沿着第一方向D1上的延伸片段，以便能均匀地承受来自有源结构130与浅沟渠隔离120的应力影响。由此，有源结构130得以获得较稳定的结构，避免发生结构倒塌或毁损。本领域者应可理解，第三有源片段135的第一侧边135a及/第二侧边135b的具体设置数量可依据实际需求而调整，或是还可另包含其他侧边，使得第三有源片段135还可整体呈现其他形状，不以前述矩框状为限。

在一实施例中，参考图1至图2所示，有源结构130的形成可借助但并不限定为以下的制作工艺。首先，提供块状衬底(bulk silicon，未绘示)，在块状衬底上形成一掩模层(未绘示)，掩模层包括可用以定义有源结构130的图案，通过掩模层部分覆盖块状衬底并进行蚀刻制作工艺，部分移除块状衬底以形成有源结构130以及环绕有源结构130的至少一浅沟渠(shallow trench,未绘示)。再在浅沟渠内填入绝缘材料(未绘示)如氧化硅、氮化硅或氮氧化硅等，以形成衬底110，衬底110内具有顶面切齐衬底110表面的浅沟渠隔离120与有源结构130。此外，在另一实施例中，第一有源片段131与第二有源片段133的形成还可借助一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺，但并不限于此。需另外说明的是，在一实施例中，第一有源片段131优选地设置在半导体器件100中组件积集度相对较高的区域，例如是一存储区域(cell region,未绘示)，而第二有源片段133与第三有源片段135则设置在半导体器件100中组件积集度相对较低的区域，例如是一周边区域(periphery,未绘示)，但不以此为限。

此外，参考图1至图2所示，半导体器件100还包括埋设在衬底110内的多个埋藏式闸极结构140，闸极结构140相互平行地在第三方向D3上延伸，并同时与有源结构130、浅沟渠隔离120交错。具体地，如图2与图3所示，各闸极结构140分别包括由下而上依序堆叠的电介质层142、闸极电介质层143、闸极144以及盖层145，其中，各闸极结构140的盖层145的表面可切齐衬底110的顶表面，使得闸极结构140可作为半导体器件100的多条埋藏式字线(word line,WL)，以接收或传递来自后续形成的存储单元(memory cell,未绘示)的电压信号。在一实施例中，闸极结构140的制作方式包括但不限于以下步骤，首先，在衬底110内形成多个沟渠141，然后，依序在各沟渠141内形成覆盖沟渠141整体表面的电介质层142、闸极电介质材料层(未绘示)、以及填满沟渠141的闸极层(未绘示)，并在回蚀刻部分的闸极层与闸极电介质材料层后形成覆盖各沟渠141下半部表面的闸极电介质层143、以及填满各沟渠141下半部的闸极144，然后，形成填满沟渠141上半部的盖层145。

另一方面，参考图1和图2，半导体器件100还包括设置在衬底110上的电介质层150与多条位线(bit line,BL)160，电介质层150直接覆盖各字线(即闸极结构140)的顶面，而位线160则设置在电介质层150上，相互平行地在第二方向D2上延伸，并同时与有源结构130、浅沟渠隔离120与字线交错。位线160的侧壁上设有间隙壁结构180，间隙壁结构180可选择性地具有单层结构或是如图2所示的复合层结构，复合层结构例如包括由里到外依序堆叠在各位线160侧壁上的第一间隙壁181(例如包含氮化硅)、第二间隙壁183(例如包含氧化硅)以及第三间隙壁185(例如包含氮化硅)，但不以此为限。在一实施例中，电介质层150例如具有一复合层结构，例如是包含氧化物层-氮化物层-氧化物层(oxide-nitride-oxide,ONO,未绘示)结构，但不以此为限。

需特别说明的是，参考图1和图2，位线160包括至少一第一位线161与多条第二位线163，第一位线161设置在所有的第二位线163的一侧。第一位线161在第三方向D3上具有相对较大的第一线宽W1，以同时重叠于第三有源片段135(包括第一侧边135a与第二侧边135b)、部分的第二有源片段133与部分的第一有源片段131，而第二位线163则具有相对较小的第二线宽W2，并仅重叠于第二侧边135b、与第二侧边135b相连的部分的第二有源片段133，以及与部分的第一有源片段131，如图1所示。其中，第一位线161的第一线宽W1小于第一位线161与相邻的第二位线163之间第一间距P1(如图中所示出的距离)，第一位线161的第一线宽W1大于第一位线161与相邻的第二位线163之间间隔的距离、或任两相邻的第二位线163之间的第二间距P2。

示例性地，如图1至图3所示，各位线160包括依序由下至上堆叠在电介质层150上的半导体层(例如包含多晶硅等材质)162、阻障层(例如包含钛及/或氮化钛等材质)164、导电层(例如包含钨、铝或铜等低阻质的金属材质)166、以及盖层(例如包含氧化硅、氮化硅或氮氧化硅等材质)168。其中，第一位线161整体位于电介质层150上，使得第一位线161的底面仅物理性接触电介质层150的顶面，完全不接触有源结构130；而各第二位线163的下方则进一步设置多个位线插塞(bit line contact,BLC)160a，使得各位线插塞160a可穿过电介质层150并直接接触各第一有源片段131。如此，各第二位线163得以通过位线插塞160a电性连接后续形成在衬底110内的晶体管组件(未绘示)，而第一位线161的下方不设置任何插塞、不接触任何第一有源片段131，以作为虚设位线(dummy BL)。

在一实施例中，参考图2，位线插塞160a与位线160的制作方式包括但不限于以下步骤。首先，在电介质层150上形成另一掩模层(未绘示)，通过另一掩模层进行蚀刻制作工艺，移除部分的电介质层150及其下方的部分衬底110，以形成多个位线插塞孔(未绘示)，分别位于相邻的两闸极结构140之间。然后，在移除另一掩模层后，形成半导体材料层(未绘示)填满位线插塞孔，再依序在半导体材料层上形成阻障材料层(未绘示)、导电材料层(未绘示)与覆盖材料层(未绘示)等堆叠层，并在光刻制作工艺后，使得半导体材料层填入位线插塞孔的部分形成位线插塞160a，而图案化的堆叠层形成位线160，其中，重叠并直接接触各位线插塞160a的即为第二位线163，不重叠任何位线插塞160a的即为第一位线161。在此操作下，可同时完成第一位线161(虚设位线)与第二位线163(一般位线)的制作，且位线插塞160a可与第二位线163一体成形，但不以此为限。

由此，参考图1所示，即完成本发明第一实施例中半导体器件100的制作。根据本实施例，半导体器件100同时包括线宽相对较大(即第一线宽W1)的第一位线161与线宽相对较小(即第二线宽W2)的第二位线163，通过完全不接触有源结构130的第一位线161作为虚设位线，可使得所有位线160在光刻制作工艺进行时维持整体相同的光通量。如此，所形成的半导体器件100得以具有优化的结构可靠度与性能。此外，第一位线161具有相对较大的第一线宽W1与第一间距P1，可提高周边组件的制作宽裕度(process tolerance)或制作窗(process window)，同时可避免周边组件在制作过程中因组件疏密度差异产生的微负荷效应或蚀刻瑕疵对半导体器件的整体结构造成负面影响，有利改善因组件密度持续提升而可能衍生的结构缺陷并提升组件效能。另一方面，在本实施例中，虚设位线(即第一位线161)与一般位线(即第二位线163)是通过相同的制作工艺同步形成，如此，可在不增加额外操作步骤的前提下，形成效能及组件可靠度较佳的半导体器件100。

然而，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明之半导体器件及其制作工艺也可能有其它态样或可以其他手段达成，并不限于前述。下文将进一步针对本发明中半导体器件及其制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件是以相同之标号进行标示，以利于各实施例间互相对照。

请参照图4至图7所示，其绘示本发明第二实施例中半导体器件300的示意图，其中，图4为半导体器件300的俯视示意图，而图5、图6与图7则为半导体器件300在不同切线上的剖面示意图。本实施例中半导体器件300的结构与前述第一实施例中的半导体器件100的结构大体上相同，相同之处容不再赘述。本实施例的半导体器件300与前述第一实施例的半导体器件100的主要差异在于，在本实施例中，位线360还进一步包括至少一第三位线365，第三位线365在第三方向D3上位于第一位线361与多条第二位线363之间，如图4所示。

需特别说明的是，参考图4，在本实施例中，第一位线361在第三方向D3上同样具有相对较大的第一线宽W31，以同时重叠于第三有源片段135(包括第一侧边135a与第二侧边135b)、与部分的第二有源片段133。第二位线363则具有相对较小的第二线宽W32，并仅重叠于第二侧边135b、与第二侧边135b相连的部分的第二有源片段133与部分的第一有源片段131。而第三位线365则具有大于第二线宽W32、小于第一线宽W31的第三线宽W33，并同样重叠于第二侧边135b、与第二侧边135b相连的部分的第二有源片段133与部分的第一有源片段131。其中，第三位线365与第一位线361之间的间隔距离S1大于第二线宽W32，并且第一位线361与第三位线365之间具有第一间距P31，任意两相邻的第二位线363之间具有第二间距P32，而第一间距P31小于相邻的第二位线363之间的第二间距P32，如图4所示。

示例性地，如图5至图7所示，各位线360包括依序由下至上堆叠在电介质层150上的半导体层(例如包含多晶硅等材质)162、阻障层(例如包含钛及/或氮化钛等材质)164、导电层(例如包含钨、铝或铜等低阻质的金属材质)166、以及盖层(例如包含氧化硅、氮化硅或氮氧化硅等材质)168。其中，第一位线361与第三位线365整体位于电介质层150上，使得第一位线361与第三位线365的底面仅物理性接触电介质层150的顶面，完全不接触有源结构130，故可同时作为半导体器件300的虚设位线。而各第二位线363则通过下方设置的多个位线插塞360a穿过电介质层150并直接接触相对应的各第一有源片段131，以电性连接后续形成在衬底110内的晶体管组件(未绘示)。本领域者应可理解，本实施例中各组件的制作方式大体上与前述实施例相同，在此不再赘述。

由此，参考图4至图5，即完成本发明第二实施例中半导体器件300的制作。根据本实施例，半导体器件300同时包括线宽相对较大(即第一线宽W31、第三线宽W33)的第一位线361与第三位线365作为虚设位线，使得所有位线360在光刻制作工艺进行时维持整体相同的光通量。如此，所形成的半导体器件300同样得以具有优化的结构可靠度与性能。此外，由于第三位线365的第三线宽W33、第三位线365与第一位线361之间的间隔距离S1皆大于第二位线363的第二线宽W32，因而得以提高周边组件的制作宽裕度或制作窗，同时可避免周边组件在制作过程中因组件疏密度差异产生的微负荷效应或蚀刻瑕疵对半导体器件的整体结构造成负面影响，有利改善因组件密度持续提升而可能衍生的结构缺陷并提升组件效能。此外，本实施例的虚设位线(包括第一位线361与第三位线365)同样系与一般位线(即第二位线363)通过相同的制作工艺同步形成，因此，可在不增加额外操作步骤的前提下，形成效能及组件可靠度较佳的半导体器件300。

示例性地，请参照图8至图9所示，其绘示本发明第三实施例中半导体器件500的示意图，其中，图8为半导体器件500的俯视示意图，而图9则为半导体器件500的剖面示意图。本实施例中半导体器件500的结构与前述第二实施例中的半导体器件300的结构大体上相同，相同之处容不再赘述。本实施例的半导体器件500与前述第二实施例的半导体器件300的主要差异在于，第三位线565的下方额外设置多个位线插塞560a，并且至少一位线插塞560a直接接触存储节点插塞570。

示例性地，如图8与图9所示，本实施例的半导体器件500还包括多个存储节点插塞570，相互分隔地设置在衬底110上并在第三方向D3上分别与各第二位线363、第三位线565交替排列。各存储节点插塞570进一步穿过电介质层150，而直接接触衬底110内的各第一有源片段131与浅沟渠隔离120。在一实施例中，存储节点插塞570例如包括铝、钛、铜或钨等低阻值的金属材质，例如包括相同于位线插塞360a、560a的材质，但不以此为限。此外，各存储节点插塞570与各第二位线363、第三位线565之间系透过间隙壁结构580(图8未绘示)相互绝缘。其中，间隙壁结构580可选择性地具有单层结构或是如图9所示的复合层结构，复合层结构例如包括依序堆叠在第二位线363、第三位线565侧壁上的第一间隙壁581(例如包含氮化硅)、第二间隙壁583(例如包含氧化硅)以及第三间隙壁585(例如包含氮化硅)，但不以此为限。

在一实施例中，参考图8和图9所示，存储节点插塞570的形成可借助但并不限定为以下的制作工艺。首先，在位线360上形成再一掩模层(未绘示)，通过再一掩模层进行蚀刻制作工艺，移除部分的电介质层150，形成多个插塞孔(未绘示)而暴露出下方的各第一有源片段131两侧的衬底110。然后，继续在衬底110上形成多个插塞，以作为存储节点插塞570而直接接触暴露的衬底110。而在另一实施例中，还可借助自对准双重图案化制作工艺或是自对准反向图案化制作工艺形成存储节点插塞570。

需特别说明的是，参考图8，在本实施例中，由于第三位线565具有相对较大的第三线宽W33，第三位线565下方设置的位线插塞560a则相应地具有相对较大的延伸范围，甚至部分延伸到存储节点插塞570的设置位置。如此，至少一位线插塞560a会直接接触存储节点插塞570，并与存储节点插塞570直接导通而形成短路。如此，本实施例的第三位线565仍系作为虚设位线，故不会电性连接后续形成在衬底110内的晶体管组件(未绘示)。

由此，参考图8和图9所示，即完成本发明第三实施例中半导体器件500的制作。根据本实施例，半导体器件500同时包括线宽相对较大(即第一线宽W31、第三线宽W33)的第一位线361与第三位线565，其中，第一位线361整体位于电介质层150上，而第三位线565则设置多个位线插塞560a并与部分的存储节点插塞570直接导通，使得第一位线361与第三位线565系同时作为虚设位线。如此，所有位线360在光刻制作工艺进行时维持整体相同的光通量，而所形成的半导体器件500得以具有结构可靠度与性能皆较为优化的组件。此外，本实施例的虚设位线(包括第一位线361与第三位线565)同样系与一般位线(即第二位线363)通过相同的制作工艺同步形成，得以在不增加额外操作步骤的前提下，形成组件可靠度较佳的半导体器件500。

整体来说，本发明的半导体器件的制作方法是在不增加额外操作步骤的前提下，同步形成位线与虚设位线，进而可在光刻制作工艺进行时在各区域内维持相同的光通量。其中，虚设位线例如系整体位于电介质层上，完全不接触有源结构，或是与存储节点插塞直接导通形成短路，故得以整合在一般位线的制作工艺中，避免增加制作工艺的复杂度。有利于提升半导体器件的制作良率。由此，所形成的半导体器件可具有较为优化的组件可靠度并能达到较佳的效能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：

衬底，包括有源结构与浅沟渠隔离；

多条字线，埋设在所述衬底内并分别与所述有源结构、所述浅沟渠隔离交错；

电介质层，设置在所述衬底上，覆盖所述字线的顶面；以及

多条位线，朝着第一方向延伸在所述衬底上，其中，所述位线包括至少一第一位线与设置在所述第一位线一侧的多条第二位线，所述第一位线同时重叠于所述有源结构与所述浅沟渠隔离，所述第一位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，各所述第二位线下方设置有穿过所述电介质层并直接接触所述有源结构的多个位线插塞。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一位线具有第一线宽，各所述第二位线具有第二线宽，所述第一线宽大于所述第二线宽。

3.根据权利要求2所述的半导体器件，其特征在于，所述第一线宽大于各所述第二位线之间的间距。

4.根据权利要求1所述的半导体器件，其特征在于，所述有源结构包括多个第一有源片段、多个第二有源片段以及第三有源片段，所述第一有源片段以及所述第二有源片段相互平行、分隔地朝着第二方向延伸，所有的所述第二有源片段直接接触所述第三有源片段。

5.根据权利要求第4所述的半导体器件，其特征在于，所述第一位线同时重叠且不直接接触所述第三有源片段与所述第二有源片段。

6.根据权利要求4所述的半导体器件，其特征在于，所述位线还包括至少一第三位线，所述第三位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，并位于所述第一位线与所述第二位线之间。

7.根据权利要求6所述的半导体器件，其特征在于，所述第三位线同时重叠且不直接接触所述第三有源片段与所述第二有源片段。

8.根据权利要求6所述的半导体器件，其特征在于，所述第一位线的第一线宽大于所述第三位线的第三线宽，所述第三位线的所述第三线宽大于所述第二位线的第二线宽。

9.根据权利要求6所述的半导体器件，其特征在于，所述第一位线与所述第三位线之间的间隔距离大于所述第二位线的第二线宽。

10.根据权利要求6所述的半导体器件，其特征在于，所述第一位线与所述第三位线之间具有第一间距，各所述第二位线之间具有第二间距，所述第一间距小于所述第二间距。

11.根据权利要求6所述的半导体器件，其特征在于，还包括：

多个存储节点插塞，设置在所述衬底上并与各所述位线交替排列；以及

至少一第三位线，位于所述第一位线与所述第二位线之间，其中，所述第三位线下方设置有直接接触所述存储节点插塞的至少一位线插塞。

12.一种半导体器件的制作方法，其特征在于包括：

提供衬底，所述衬底包括有源结构与浅沟渠隔离；

在所述衬底内形成多条字线，所述字线分别与所述有源结构、所述浅沟渠隔离交错；

在所述衬底上形成电介质层，覆盖所述字线的顶面；以及

在所述衬底上形成朝着第一方向延伸的多条位线，其中，所述位线包括至少一第一位线与设置在所述第一位线一侧的多条第二位线，所述第一位线同时重叠于所述有源结构与所述浅沟渠隔离，所述第一位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构，各所述第二位线下方设置有穿过所述电介质层并直接接触所述有源结构的多个位线插塞。

13.根据权利要求12所述的半导体器件的制作方法，其特征在于，所述有源结构包括多个第一有源片段、多个第二有源片段以及第三有源片段，所述第一有源片段以及所述第二有源片段相互平行、相互分隔地朝着第二方向延伸，所有的所述第二有源片段直接接触所述第三有源片段，并且所述第一位线同时重叠且不直接接触所述第三有源片段与所述第二有源片段。

14.根据权利要求13所述的半导体器件的制作方法，其特征在于，形成所述位线还包括：

形成至少一第三位线，位于所述第一位线与所述第二位线之间，所述第三位线的底面仅物理性接触所述电介质层且不电性连接所述有源结构。

15.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述第一位线的第一线宽大于所述第三位线的第三线宽，所述第三位线的所述第三线宽大于所述第二位线的第二线宽。

16.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述第一位线与所述第三位线之间的距离大于所述第二位线的第二线宽。

17.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述第一位线与所述第三位线之间具有第一间距，各所述第二位线之间具有第二间距，所述第一间距小于所述第二间距。

18.根据权利要求14所述的半导体器件的制作方法，其特征在于，所述第三位线同时重叠所述第三有源片段与所述第二有源片段。

19.根据权利要求12所述的半导体器件的制作方法，其特征在于，还包括：

在所述衬底上形成多个存储节点插塞，所述存储节点插塞与各所述位线交替排列；以及

在所述第一位线与所述第二位线之间形成至少一第三位线，其中，所述第三位线下方形成直接接触所述存储节点插塞的至少一位线插塞。

20.根据权利要求12所述的半导体器件的制作方法，其特征在于，所述第一位线具有第一线宽，各所述第二位线具有第二线宽，所述第一线宽大于所述第二线宽，且所述第一线宽大于所述第二位线之间的间距。

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