CN116544131A - 测试元件组的制备方法、测试元件组及其测试方法 - Google Patents

Abstract

本公开实施例提供一种测试元件组的制备方法、测试元件组及其测试方法。该制备方法包括：提供半导体衬底，半导体衬底具有虚设区，虚设区包括有源区；在虚设区的有源区形成多个间隔排布的栅极结构，栅极结构之间的有源区形成为待掺杂区；对待掺杂区进行离子掺杂，形成掺杂层；在掺杂层上和栅极结构上共形地形成钝化层；其中，两个相邻的栅极结构之间的距离小于或等于钝化层的厚度的两倍。本公开实施例的制备方法能够提高对测试元件组的测试的准确性，并且不会对芯片造成损坏。

Description

测试元件组的制备方法、测试元件组及其测试方法

技术领域

本公开涉及半导体制备技术领域，尤其涉及一种测试元件组的制备方法、测试元件组及其测试方法。

背景技术

随着半导体技术的不断成熟，对半导体存储芯片的高密度以及大容量的要求越来越高，在半导体结构的制备过程中，图案多而密集，精细度要求也随之提高。因而，为了保证半导体存储芯片出厂时的良率，需要对芯片进行测试，以检验其品质。

然而，由于芯片内部结构复杂，若对芯片的特定层进行测试，由于其他功能层工艺过程的干扰，如对相关功能层产生过蚀刻，可能造成测试不准确。

在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的相关技术的信息。

发明内容

本公开实施例提供了一种测试元件组的制备方法、半导体结构的测试方法以及半导体结构，能够提高测试的准确性。

本公开实施例提供了一种测试元件组的制备方法，包括：提供半导体衬底，所述半导体衬底具有虚设区，所述虚设区包括有源区；在所述虚设区的所述有源区形成多个间隔排布的栅极结构，所述栅极结构之间的所述有源区以及所述有源区的边缘形成为待掺杂区；对所述待掺杂区进行离子掺杂，形成掺杂层；在所述掺杂层上和所述栅极结构上共形地形成钝化层；其中，两个相邻的所述栅极结构之间的的距离小于或等于所述钝化层的厚度的两倍。

在本公开的一些实施例中，位于两个相邻的所述栅极结构之间的所述掺杂层上的所述钝化层在竖直方向上的尺寸大于或等于所述栅极结构在所述竖直方向上的高度尺寸。

在本公开的一些实施例中，所述方法还包括：回蚀刻所述钝化层至露出所述栅极结构的顶表面，所述掺杂层上保留至少部分所述钝化层。

在本公开的一些实施例中，在回蚀刻所述钝化层至露出所述栅极结构的顶表面时，过蚀刻部分位于所述有源区的边缘的所述掺杂层，使位于所述边缘的所述掺杂层在竖直方向上的尺寸小于位于所述钝化层下方的所述掺杂层在所述竖直方向上的尺寸。

在本公开的一些实施例中，在所述虚设区的所述有源区形成多个间隔排布的栅极结构，包括：在所述半导体衬底的所述虚设区的所述有源区上形成栅极材料层；蚀刻所述栅极材料层形成多个间隔排布的栅极；在所述有源区上以及所述栅极上共形地形成绝缘层；去除位于所述有源区上的所述绝缘层，所述栅极以及所述栅极上的所述绝缘层形成所述栅极结构。

在本公开的一些实施例中，在所述虚设区的所述有源区形成多个间隔排布的栅极结构，所述栅极结构之间的所述有源区以及所述有源区的边缘形成为待掺杂区，包括：在所述半导体衬底的所述虚设区的所述有源区上形成栅极材料层；蚀刻所述栅极材料层形成多个间隔排布的栅极，所述栅极之间的所述有源区形成为待掺杂区。

在本公开的一些实施例中，对所述待掺杂区进行离子掺杂，包括：在形成所述栅极后，对位于所述栅极之间的待掺杂区进行离子掺杂，形成所述掺杂层；所述方法还包括：在所述掺杂层和所述栅极上共形地形成绝缘层；去除位于所述掺杂层上的所述绝缘层，并保留位于所述栅极的顶表面和侧壁的所述绝缘层。

本公开实施例还提供了一种测试元件组，包括：半导体衬底，所述半导体衬底具有虚设区，所述虚设区包括有源区；多个间隔排布的栅极结构，位于所述有源区；掺杂层，位于多个所述栅极结构之间的所述有源区上以及所述有源区的边缘；其中，所述栅极结构的顶部裸露，两个相邻的所述栅极结构之间的所述掺杂层上具有钝化层。

在本公开的一些实施例中，两个相邻的所述栅极结构之间的距离小于或等于靠近所述有源区的边缘的所述栅极结构的侧壁上的所述钝化层的厚度的两倍。

在本公开的一些实施例中，位于所述有源区的边缘的所述掺杂层露出于所述钝化层。

在本公开的一些实施例中，位于所述有源区的边缘的露出于所述钝化层的所述掺杂层在竖直方向上的尺寸小于位于所述钝化层下方的所述掺杂层在所述竖直方向上的尺寸，使靠近所述有源区的边缘的所述掺杂层呈阶梯结构。

本公开实施例还提供了一种测试元件组的测试方法，对上述任一实施例所述的测试元件组进行测试，所述方法包括：对所述测试元件组中的掺杂层进行方块电阻测试。

在本公开的一些实施例中，在测试时，向栅极结构中的栅极施加的电压为0V。

由上述技术方案可知，本公开实施例的测试元件组的制备方法具备以下优点和积极效果中的至少之一：

本公开实施例中，在半导体衬底的虚设区(dummy area)的有源区中制造测试元件组，且测试元件组的栅极结构之间形成了掺杂层，在掺杂层上和栅极结构上共形地形成了钝化层，其中两个相邻的栅极结构之间的距离小于或等于钝化层厚度的两倍，因此，位于两个相邻的栅极结构之间的钝化层的沿竖直方向上的高度增大很多，使得后续对钝化层回蚀刻后，掺杂层上能够保留至少部分钝化层，避免相邻的栅极结构之间的掺杂层被过蚀刻，保证掺杂层的完整性，确保后续测试的准确性。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1为本公开一些实施例示出的测试元件的制备方法的流程图；

图2为本公开一些实施例示出的整片晶圆的俯视示意图；

图3为本公开一些实施例示出的在虚设区形成栅极结构以及掺杂区的俯视图；

图4为本公开一些实施例示出的半导体衬底的示意图；

图5为本公开一些实施例示出的在半导体衬底上形成栅极材料层的示意图；

图6为本公开一些实施例示出的形成栅极的示意图；

图7为本公开一些实施例示出的在栅极上形成绝缘层的示意图；

图8为本公开一些实施例示出的去除有源区的绝缘层的示意图；

图9为本公开一些实施例示出的对栅极结构之间的有源区进行掺杂的示意图；

图10为本公开一些实施例示出的形成钝化层的示意图；

图11为本公开一些实施例示出的对钝化层回蚀刻形成测试元件组的示意图，其也为图3中的沿E-E的剖面图；

图12为本公开一些实施例示出的形成栅极接触插塞的示意图。

附图标记说明：

1.半导体衬底；2、栅极材料层；3、栅极结构；31、栅极；32、绝缘层；4、掺杂层；5、钝化层；6、栅极接触插塞；7、芯片；D、虚设区；D’、划线区；C、芯片区；A、有源区；B、待掺杂区；X、水平方向；Y、竖直方向；d、钝化层的厚度；w、相邻的栅极结构之间的距离；h1、掺杂层上的钝化层在竖直方向上的尺寸；h2、栅极结构的高度尺寸；S、有源区的边缘。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

另外，在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

如图1所示，本公开实施例提供了一种测试元件组的制备方法，包括如下步骤S110～S140。

S110：提供半导体衬底1(如图4所示)，半导体衬底1具有虚设区D，虚设区D包括有源区A，如图2和图3所示。

在一些实施例中，半导体衬底1包括浅沟槽隔离(Shallow Trench Isolation，STI)和有源区A，有源区A设于浅沟槽隔离(图中未示出)之间。其中，浅沟槽隔离可以是绝缘的氧化物，例如氧化硅等，以将多个有源区A绝缘隔离。

在一些实施例中，半导体衬底1的材料可以为硅、碳化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。半导体衬底1还可以根据设计需求注入一定的掺杂粒子以改变电学参数。

如图2所示，本公开实施例的半导体衬底1可以为晶圆，晶圆上具有芯片区C和划线区D’，即晶圆上的多个芯片7制造完成后，可以在划线区D’切割，使各个芯片7成为单独的芯片。在制备芯片7或半导体结构的过程中，不会对划线区D’进行处理，因此，划线区D’不会形成半导体结构或芯片7。本公开实施例的虚设区D可以为划线区D’。当然，本公开实施例的虚设区D还可以是芯片7或半导体结构的外围区，即未形成芯片7或者未形成其他半导体结构的区域。

由于虚设区D位于半导体衬底1上，因此虚设区D中也包含有源区A。本公开实施例中，在虚设区D的有源区A中制造测试元件组，并且测试元件组的多个膜层与芯片区C的半导体结构中相同的膜层同步形成，因而测试元件组的结构能够与位于芯片区C且与之对应的半导体结构完全相同，通过对测试元件组进行电学性能测试，能够获知半导体结构的电学性能。因而，避免了测试对半导体结构造成损坏的风险。另外，在虚设区D形成测试元件组后，位于芯片区C的半导体结构继续形成其他功能层，此时测试元件组不会再继续形成其他功能层，因而，在测试时，不会有其他功能层对测试产生影响，使测试更加准确。

S120：在虚设区D的有源区A形成多个间隔排布的栅极结构3，栅极结构3之间的有源区A以及有源区A的边缘S形成为待掺杂区B。

如图3所示，有源区A的边缘是指所有的栅极结构3外侧的区域，如图中虚线框所示的区域。实际上，待掺杂区B为如图3所示的整个裸露的有源区A。

在一些实施例中，S120中的形成栅极结构3可以包括以下内容A1至A4。

A1：如图5所示，在半导体衬底1的虚设区D的有源区A上形成栅极材料层2。

在一些实施例中，可以采用化学气相沉积工艺、物理气相沉积工艺和原子层沉积中的至少一种形成栅极材料层2。栅极材料层2覆盖形成测试元件组的有源区A。

在一些实施例中，栅极材料层2的材质可以为钨、钼、镍、镍锰合金、镍铬合金和钨钼合金中的至少一中，此处不做特殊限定。

A2：如图6所示，蚀刻栅极材料层2形成多个间隔排布的栅极31。

具体地，在栅极材料层2的上方形成具有栅极31图案的掩膜层(图中未示出)，根据掩膜层的掩膜图案对栅极材料层2进行蚀刻。其中，蚀刻可以采用干法蚀刻工艺或湿法蚀刻工艺。

在一些实施例中，干法蚀刻可以是等离子体蚀刻，等离子体蚀刻工艺采用的蚀刻气体可以是氯气，通过控制蚀刻气体用量，可以控制蚀刻程度，进而控制形成的栅极31的尺寸。湿法蚀刻工艺可以利用浓硫酸和双氧水作为蚀刻剂，通过调整蚀刻剂的浓度，也可以控制蚀刻程度，关于具体的浓度调整，本领域技术人员可以根据实际情况调整，此处不再赘述。

如图6所示，多个栅极31延伸水平方向X间隔分布。栅极31位于虚设区D或外围区，因此，该栅极31也可以称为外围栅极(Periphery Gate，PG)。在本公开实施例中，定义栅极31间隔排布的方向为水平方向X，即水平方向X平行于半导体衬底1的表面，定义垂直于半导体衬底1的表面的方向为竖直方向Y，即竖直方向Y垂直于水平方向X。该定义仅为了便于描述，不具有限定意义。

其中，形成间隔的栅极31后，相邻的栅极31之间的有源区A以及有源区A的边缘S形成为待掺杂区B，用于后续工艺中掺杂离子。

A3：如图7所示，在有源区A上以及栅极31上共形地形成绝缘层32。

具体地，可以采用化学气相沉积工艺、物理气相沉积工艺和原子层沉积中的至少一种形成绝缘层32。

在一些实施例中，绝缘层32的材质可以为氮化硅。绝缘层32的材质还可以是高K电介质材料，例如绝缘层32材质还可以是铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物或铌酸铅锌中的至少一种，此处不做特殊限定。绝缘层32能够将栅极31与其他功能膜层绝缘。

A4：如图8所示，去除位于有源区A上的绝缘层32，栅极31以及栅极31顶表面和侧壁上的绝缘层32形成栅极结构3。

可以采用蚀刻工艺去除有源区A上的绝缘层32，例如采用等离子体蚀刻工艺。去除位于有源区A的绝缘层32，使得位于栅极结构3之间的有源区A以及有源区A的边缘S(待掺杂区B)裸露，便于在后续工艺中对其进行离子掺杂。

S130：对待掺杂区B进行离子掺杂，形成掺杂层4。

具体地，如图9所示，可以利用轻掺杂漏工艺(Light Doped Drain，LDD)对待掺杂区B(有源区A)进行离子掺杂。LDD在进行掺杂时，能量较小，能将离子注入半导体衬底1的表面。在一些实施例中，掺杂的离子可以是磷(P)、砷(As)和硼(B)中的至少一种。

在进行掺杂后，待掺杂区B形成掺杂层4。由于待掺杂区B位于栅极结构3的两侧，因而掺杂层4可以作为源/漏极。继续参考图9，掺杂层4还可以位于栅极31侧壁上的绝缘层32的底部。

在另一些实施例中，S120中形成栅极结构3，且栅极结构3之间的有源区A以及有源区A的边缘S形成为待掺杂区B，可以包括以下内容B1至B2。

B1：在半导体衬底1的虚设区D的有源区A上形成栅极材料层2。

在一些实施例中，可以采用化学气相沉积工艺、物理气相沉积工艺和原子层沉积中的至少一种形成栅极材料层2。栅极材料层2覆盖形成测试元件组的有源区A。

在一些实施例中，栅极材料层2的材质可以为钨、钼、镍、镍锰合金、镍铬合金和钨钼合金中的至少一中，此处不做特殊限定。

B2：蚀刻栅极材料层2形成多个间隔排布的栅极31，栅极31之间的有源区A以及有源区A的边缘S形成为待掺杂区B。

具体地，在栅极材料层2的上方形成具有栅极31图案的掩膜层(图中未示出)，根据掩膜层的掩膜图案对栅极材料层2进行蚀刻。其中，蚀刻可以采用干法蚀刻工艺或湿法蚀刻工艺。

在本实施例中，栅极31即为栅极结构3，在蚀刻形成栅极31之后，相邻的栅极31之间的有源区A以及有源区A的边缘S(没有栅极31)形成为待掺杂区B。

基于上述的另一些实施例，S130还可以包括：在形成栅极31后，对待掺杂区B进行离子掺杂，形成掺杂层4，之后，该方法还包括：在掺杂层4和栅极31上共形地形成绝缘层32；去除位于掺杂层4上的绝缘层32，并保留位于栅极31的顶表面和侧壁的绝缘层32。

其中，共形地形成可以理解为沿着掺杂层4和栅极31的外表面形成。可以采用沉积工艺，在掺杂层4与栅极31的外表面形成具有均匀厚度的绝缘层32。之后去除位于掺杂层4上的绝缘层32，保留位于栅极31的顶表面和侧壁的绝缘层32。之所以要去除掺杂层4上的绝缘层32，目的是在后续工艺中能够在掺杂层4上形成钝化层5。

由上述内容可知，另一些实施例与上述实施例的不同之处在于，另一些实施例中在形成栅极31后，先进行离子掺杂，之后形成绝缘层32。而上面的一些实施例中，则是在形成栅极31后，先形成绝缘层32，再去除位于待掺杂区B的绝缘层32，之后对裸露的待掺杂区B进行离子掺杂。如此，能够有多种方式制备测试元件组，使得制备方法更加灵活。本领域技术人员可以根据实际工艺条件选择上述制备方法，此处不做特殊限定。

S140：在掺杂层4上和栅极结构3上共形地形成钝化层5。

在一些实施例中，钝化层5的材质可以为氧化硅、氮氧化硅的至少一种，即钝化层5是一种具有绝缘作用的功能层。

如图11所示，本公开实施例的制备方法还包括：回蚀刻钝化层5至露出栅极结构3的顶表面，掺杂层4上保留至少部分钝化层5。

对钝化层5回蚀刻时，形成于相邻的栅极结构3之间的有源区A上的钝化层5容易发生过蚀刻，即容易蚀刻掉至少部分掺杂层4，甚至将位于栅极结构3之间的掺杂层4完全蚀刻掉，而仅仅保留位于绝缘层32下方的掺杂层4，使得掺杂层4中形成一个凹槽。如此，会导致位于栅极结构3之间的掺杂层4在水平方向X上分布不均匀，使得其电性能的测试不准确。另外，当将位于栅极结构3之间的掺杂层4完全蚀刻掉后，露出未掺杂的半导体衬底1部分，该部分的电阻值相较于掺杂层4的电阻值更大，进一步影响了电性能测试的准确性。

基于此，本公开实施例中，将相邻的栅极结构3之间的间隔缩小，因而在进行离子掺杂后，形成的掺杂层4在水平方向X上的尺寸缩小。

在S140中，两个相邻的栅极结构3之间的距离w小于或等于钝化层5的厚度d的两倍。

在一些实施例中，如图10所示，钝化层5是共形地形成于掺杂层4和栅极结构3的表面，若相邻的栅极结构3之间的距离w较大时，掺杂层4和栅极结构3的表面形成的钝化层5具有均匀的厚度。

如图10所示，钝化层5的厚度d可以理解为位于栅极结构3侧壁的钝化层5在水平方向X上的尺寸，或者也可以理解为位于栅极结构3顶表面的钝化层5在竖直方向Y上的尺寸，二者尺寸是相等的。

继续参考图10，如上所述钝化层5的厚度为d，为了将相邻的栅极结构3之间的距离w缩小，相邻的栅极结构3之间的距离w可以为2d、1.5d、1.3d、d、0.8d、0.5d等，本领域技术人员可以根据情况设置，此处不做特殊限定。

如图10所示，当两个相邻的栅极结构3之间的距离w小于或等于钝化层5的厚度d的两倍时，无论钝化层5的厚度d的尺寸是多少，位于两个相邻的栅极结构3之间的掺杂层4上的钝化层5在竖直方向Y上的尺寸h1均大于或等于栅极结构3在竖直方向Y上的高度尺寸h2。

相较于钝化层5的厚度d，位于两个相邻的栅极结构3之间的钝化层5的沿竖直方向Y的高度增大很多，如图11所示，当回蚀刻钝化层5之后露出栅极结构3的表面时，掺杂层4上保留了至少部分钝化层5，如此能够避免对相邻的栅极结构3之间的掺杂层4产生过蚀刻。

在一些实施例中，如图11所示，在回蚀刻钝化层5至露出栅极结构3的顶表面时，过蚀刻部分位于有源区A的边缘S的掺杂层4，使位于边缘S的掺杂层5在竖直方向Y上的尺寸小于位于钝化层5下方的掺杂层4在竖直方向Y上的尺寸。

如图10所示，位于有源区A的边缘S的钝化层5在竖直方向上的高度为钝化层5的厚度d，因此在回蚀刻时，会将位于边缘S的钝化层5完全蚀刻并可对边缘S的掺杂层4产生过蚀刻，使得位于边缘的掺杂层4在竖直方向Y的尺寸小于位于钝化层5下方的掺杂层4在竖直方向Y上的尺寸，即在边缘S的掺杂层4产生了阶梯结构。

在一些实施例中，如图3和图12所示，该方法还可以包括：去除位于栅极31的顶表面的部分绝缘层32，露出栅极31的部分顶表面；在栅极31的部分顶表面形成栅极接触插塞6。

可以通过干法蚀刻工艺或湿法蚀刻工艺去除位于栅极31顶表面的绝缘层32，此处不做特殊限定。在露出栅极31的部分顶表面后，在其露出的顶表面形成栅极接触插塞6，以实现栅极31通过接触插塞与其他电路或者焊盘电连接。

在一些实施例中，栅极接触插塞6的材质可以为多晶硅、掺杂多晶硅中的至少一种，也可以与栅极31的材质相同，此处不做特殊限定。

综上所述，本公开实施例的测试元件组的制备方法，在半导体衬底1的虚设区D的有源区A中制造测试元件组，且测试元件组的栅极结构3之间形成了掺杂层4，测试元件组的结构与芯片7内部的结构相同，因此，当需要对芯片7内部的掺杂层4进行电性能的测试时，可以直接对测试元件组的掺杂层4进行测试，避免了对芯片7内部的其他结构造成损坏的风险，而且测试元件组中并未形成芯片7内部的其他功能层，没有其他功能层的干扰，使得测试更加准确。另外，由于两个相邻的栅极结构3之间的距离w小于或等于钝化层5的厚度d的两倍，位于两个相邻的栅极结构3之间的钝化层5的沿竖直方向Y的高度增大很多，当回蚀刻钝化层5之后露出栅极结构3的顶表面时，掺杂层4上保留了至少部分钝化层5，如此能够避免对相邻的栅极结构3之间的掺杂层4产生过蚀刻，保证掺杂层4的完整性，确保后续的测试的准确性。

如图11和图12所示，本公开实施例还提供了一种测试元件组，包括半导体衬底、多个间隔排布的栅极结构和掺杂层。该测试元件组可以是上述任一实施例中描述的制备方法制备。

半导体衬底具有虚设区D，虚拟区D包括有源区A。栅极结构3位于有源区A。掺杂层4位于多个栅极结构3之间的有源区A上以及有源区A的边缘S。其中，栅极结构3的顶部裸露，两个相邻的栅极结构3之间的掺杂层4上具有钝化层5。

由于相邻的栅极结构3之间的掺杂层4上具有钝化层5，因而在制备工艺过程中，掺杂层4是完整的，确保了后续测试的准确性。

在一些实施例中，两个相邻的栅极结构3之间的距离w小于或等于靠近有源区A的边缘S的栅极结构3的侧壁上的钝化层5的厚度d的两倍。

其中，如图3所示，靠近有源区A的边缘S的栅极结构3的侧壁是指位于最外侧靠近边缘S的两个栅极结构3，并且这两个栅极结构3的朝向有源区A边缘S的侧壁，由于靠近边缘S，因而该侧壁并未位于两个栅极结构3之间，该侧壁上钝化层5的厚度为在制备工艺中形成的钝化层5的厚度d。或者，该侧壁也可以是每个栅极结构3的邻近边缘S的两端的侧壁(从图3上来看，即位于上下两端的侧壁)。

将两个栅极结构3之间的距离w设为小于或等于上述侧壁上的钝化层5的厚度d的两倍，能够在制备工艺过程中，相邻的两个栅极结构3之间形成较高的钝化层5，在回蚀刻钝化层5时，能够避免对掺杂层4过蚀刻，保证掺杂层4的完整性，使得测试元件组的测试更加准确。

在一些实施例中，位于有源区A的边缘S的掺杂层4露出于钝化层5。

如图10所示，位于有源区A边缘S的钝化层5的高度仍为其厚度d，因而在对钝化层5回蚀刻时，能够将位于边缘S的钝化层5完全蚀刻掉，使其下面的掺杂层4露出。

在一些实施例中，位于有源区A的边缘S的露出于钝化层5的掺杂层4在竖直方向Y上的尺寸小于位于钝化层5下方的掺杂层4在竖直方向Y上的尺寸，使靠近有源区A的边缘S的掺杂层4呈阶梯结构。

如图11所示，由于位于有源区A的边缘S的钝化层5的高度仍为其厚度d，因而在对该钝化层5回蚀刻时，能够对位于其下方的掺杂层4过蚀刻，使得位于边缘S处的掺杂层4不完整，如图11所示，其与位于栅极结构3的侧壁的钝化层5下方的掺杂层4形成阶梯结构，该阶梯结构便于进行测试。

综上所述，本公开实施例的测试元件组的位于相邻栅极结构3之间的掺杂层4完整，使得测试元件组的测试更加准确、

本公开实施例还提供一种测试元件组的测试方法，用于对上述任一实施例的方法制备的测试元件组进行测试。

由于测试最终反映的是芯片7的半导体结构的电学性能，而测试元件组与半导体结构对应的结构同步形成，因此，对测试元件组进行测试就相当于对半导体结构进行测试，测试结果能够直接反应半导体结构的电学性能。而且，由于测试元件组形成在虚设区D，不会有其他功能膜层的影响，因而测试结果更加准确。此外，本公开实施例相当于将对半导体结构直接测试转移到对测试元件组直接测试，测试过程中不会接触半导体结构，因而能够避免由于测试过程中的误操作对半导体结构造成的损坏，提高了半导体结构的良率。

在一些实施例中，该方法包括：对测试元件组中的掺杂层4进行方块电阻测试。其中，方块电阻又称为膜电阻，是用于间接表征薄膜膜层、玻璃镀膜膜层等样品上的真空镀膜的热红外性能的测量值。方块电阻的大小与样品的尺寸无关。方块电阻在任一大小的正方形上测量值都是一样的，无论正方形边长为多大，方块电阻都是一样，因而方块电阻与导电膜的厚度d等因素有关。

基于此，本公开实施例的掺杂层4相当于上述的导电膜，若不减小相邻栅极结构3之间距离，则在回蚀刻钝化层5时，会过蚀刻至掺杂层4。如此，位于绝缘层32下方的掺杂层4与过蚀刻位置处剩余的掺杂层4的厚度不均匀，会导致方块电阻测量不准确，测试仪器中显示WAT(Wafer Acceptance Test，晶圆接收测试)数据异常，同时电学性能的变化较大，因而不能准确监测方块电阻的阻值。

需要说明的是，WAT是在晶圆产品流片结束之后和品质检验之前，测量特定测试结构的电性参数。WAT的目的是通过测试晶圆上特定测试结构的电性参数，检测每个晶圆产品的工艺情况，评估半导体制造过程的质量和稳定性，判断晶圆产品是否符合该工艺技术平台的电性规格要求。WAT数据可以作为晶圆产品交货的凭证，另外，WAT数据还可以反应生产线的实际生产情况，通过收集和分析WAT数据可以监测生产线的情况，也可以判断生产线变化的趋势，对可能发生的情况进行预警。也就是说，WAT用来检测已经制造完成的晶圆上各种器件的各方面电学性能是否满足规格要求。如果某些重要参数没有符合要求，晶圆将会被报废，不会进入下一阶段。

由上述内容可知，掺杂层4的完整性对于方块电阻的测量阻值是非常重要的，可能直接影响到整个晶圆是否会报废。基于此，本公开实施例中，通过减小相邻的栅极结构3之间的距离w至小于或等于钝化层5的厚度d的两倍，使得在对钝化层5回蚀刻时，掺杂层4上保留至少部分钝化层5，能够避免钝化层5被过蚀刻至掺杂层4，因此，最终保留的掺杂层4的厚度是均匀的，增加了方块电阻测量的准确性。另外，将栅极结构3之间的距离w减小，在相同面积的有源区A上，增加了掺杂层4的数量，相当于增加了方块电阻的数量，使得多个方块电阻的阻值更大，进一步提高了方块电阻测量的准确性，进一步提高了半导体结构的准确性。

在一些实施例中，在测试时，向栅极结构3的栅极31施加的电压为0V，如此能够防止栅极31下方形成反型层电阻，避免其干扰测试，使测试结果更加准确。

综上所述，本公开实施例中的测试方法，由于测试元件组的掺杂层4是完整的，因而测试结果更加准确。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够采用本公开。

Claims (13)

1.一种测试元件组的制备方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底具有虚设区，所述虚设区包括有源区；

在所述虚设区的所述有源区形成多个间隔排布的栅极结构，所述栅极结构之间的所述有源区以及所述有源区的边缘形成为待掺杂区；

对所述待掺杂区进行离子掺杂，形成掺杂层；

在所述掺杂层上和所述栅极结构上共形地形成钝化层；

其中，两个相邻的所述栅极结构之间的的距离小于或等于所述钝化层的厚度的两倍。

2.根据权利要求1所述的方法，其特征在于，位于两个相邻的所述栅极结构之间的所述掺杂层上的所述钝化层在竖直方向上的尺寸大于或等于所述栅极结构在所述竖直方向上的高度尺寸。

3.根据权利要求1或2所述的方法，其特征在于，还包括：回蚀刻所述钝化层至露出所述栅极结构的顶表面，所述掺杂层上保留至少部分所述钝化层。

4.根据权利要求3所述的方法，其特征在于，在回蚀刻所述钝化层至露出所述栅极结构的顶表面时，过蚀刻部分位于所述有源区的边缘的所述掺杂层，使位于所述边缘的所述掺杂层在竖直方向上的尺寸小于位于所述钝化层下方的所述掺杂层在所述竖直方向上的尺寸。

5.根据权利要求1所述的方法，其特征在于，在所述虚设区的所述有源区形成多个间隔排布的栅极结构，包括：

在所述半导体衬底的所述虚设区的所述有源区上形成栅极材料层；

蚀刻所述栅极材料层形成多个间隔排布的栅极；

在所述有源区上以及所述栅极上共形地形成绝缘层；

去除位于所述有源区上的所述绝缘层，所述栅极以及所述栅极上的所述绝缘层形成所述栅极结构。

6.根据权利要求1所述的方法，其特征在于，在所述虚设区的所述有源区形成多个间隔排布的栅极结构，所述栅极结构之间的所述有源区以及所述有源区的边缘形成为待掺杂区，包括：

在所述半导体衬底的所述虚设区的所述有源区上形成栅极材料层；

蚀刻所述栅极材料层形成多个间隔排布的栅极，所述栅极之间的所述有源区形成为待掺杂区。

7.根据权利要求6所述的方法，其特征在于，对所述待掺杂区进行离子掺杂，包括：在形成所述栅极后，对位于所述栅极之间的待掺杂区进行离子掺杂，形成所述掺杂层；

所述方法还包括：

在所述掺杂层和所述栅极上共形地形成绝缘层；

去除位于所述掺杂层上的所述绝缘层，并保留位于所述栅极的顶表面和侧壁的所述绝缘层。

8.一种测试元件组，其特征在于，包括：

半导体衬底，所述半导体衬底具有虚设区，所述虚设区包括有源区；

多个间隔排布的栅极结构，位于所述有源区；

掺杂层，位于多个所述栅极结构之间的所述有源区上以及所述有源区的边缘；

其中，所述栅极结构的顶部裸露，两个相邻的所述栅极结构之间的所述掺杂层上具有钝化层。

9.根据权利要求8所述的测试元件组，其特征在于，两个相邻的所述栅极结构之间的距离小于或等于靠近所述有源区的边缘的所述栅极结构的侧壁上的所述钝化层的厚度的两倍。

10.根据权利要求8或9所述的测试元件组，其特征在于，位于所述有源区的边缘的所述掺杂层露出于所述钝化层。

11.根据权利要求10所述的测试元件组，其特征在于，位于所述有源区的边缘的露出于所述钝化层的所述掺杂层在竖直方向上的尺寸小于位于所述钝化层下方的所述掺杂层在所述竖直方向上的尺寸，使靠近所述有源区的边缘的所述掺杂层呈阶梯结构。

12.一种测试元件组的测试方法，其特征在于，对权利要求8至11中任一项所述的测试元件组进行测试，所述方法包括：

对所述测试元件组中的掺杂层进行方块电阻测试。

13.根据权利要求12所述的测试方法，其特征在于，在测试时，向栅极结构中的栅极施加的电压为0V。