CN107851664A - 用于控制晶体管子鳍状物漏电的技术 - Google Patents

用于控制晶体管子鳍状物漏电的技术 Download PDF

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P·马吉
A·S·默西
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D·B·奥贝蒂内
H·M·迈耶
K·贾姆布纳坦
G·比马拉塞蒂
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Abstract

公开了用于控制晶体管子鳍状物漏电的技术。该技术可以用于高度缩放的fin‑FET以及其它非平面晶体管。在一些情况下，这些技术包括暴露被形成在衬底上的鳍状物结构的中间部分，然后通过掺杂或氧化工艺将暴露部分转化成电隔离材料。例如，可以使用单层掺杂(MLD)工艺以自饱和单层方案将掺杂剂递送到鳍状物的暴露部分。在另一示例性情况下，可使用热氧化将暴露部分转化成绝缘体材料。在一些情况下，屏障层(例如，包括碳掺杂)可位于鳍状物的暴露部分上方以帮助防止掺杂或氧化工艺影响到鳍状物上部区域，其用于晶体管沟道。

Description

用于控制晶体管子鳍状物漏电的技术
背景技术
鳍式场效应晶体管(finFET)是围绕薄带状半导体材料(通常被称为鳍状物)构建的晶体管。晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区域和漏极区域。器件的导电沟道位于与栅极电介质相邻的鳍状物外部部分上。具体而言，电流沿着鳍状物的两个侧壁(与衬底表面垂直的两侧)或者在鳍状物的两个侧壁内流动并且沿着鳍状物的顶部(与衬底表面平行的一侧)流动。由于这种构造的导电沟道基本上沿着鳍状物的三个不同的外平面区域存在，所以这种finFET设计有时被称为三栅极晶体管。其它类型的finFET构造也可用，诸如所谓的双栅极finFET，其中导电沟道主要仅沿着鳍状物的两个侧壁(而不是沿着鳍状物的顶部)存在。纳米线晶体管(有时被称为环栅极或纳米带晶体管)与基于鳍状物的晶体管类似地被构造，但是代替栅极位于三个部分上(并且因此存在三个有效栅极)的鳍式沟道区，使用一个或多个纳米线，并且栅极材料通常围绕每个纳米线。存在与基于鳍状物的晶体管相关联的一些重要问题。
附图说明
图1示出了根据本公开的一些实施例的形成集成电路的方法。
图2A-K示出了根据本公开的一些实施例的在执行图1的方法时形成的示例性集成电路结构。
图2A'-K'示出了根据本公开的一些实施例的在包括屏障层(barrier layer)的多层衬底上执行图1的方法时形成的示例性集成电路结构。
图3和3'示出了根据本公开的一些实施例的可以对图2K和图2K'的集成电路结构做出的改变。
图4示出了根据本公开的实施例的以利用本文描述的技术形成的集成电路结构或器件实现的计算系统。
具体实施方式
公开了用于控制晶体管子鳍状物漏电(leakage)的技术。该技术可用于高度缩放的finFET以及其它非平面晶体管。在某些情况下，这些技术包括从衬底形成至少一个鳍状物，STI处理和使STI凹陷以允许鳍状物的上部区域从STI平面露出，包覆鳍状物的上部区域，以及使STI凹陷到暴露鳍状物的下部区域的一部分。可以通过掺杂或氧化工艺将鳍状物的暴露部分转化成电隔离材料。例如，可以使用单层掺杂(MLD)工艺以自饱和单层方案将掺杂剂递送到鳍状物的暴露部分。在另一种示例情况下，可以使用热氧化(有或没有催化材料的帮助)将暴露部分转化为绝缘体材料。在一些情况下，屏障层(例如，包括碳掺杂)可位于鳍状物暴露部分的上方以帮助防止掺杂或氧化工艺影响到被用作晶体管沟道的鳍状物上部区域。在本公开的启发下，许多变型和构造将是显而易见的。
总体概述
随着finFET缩放(例如，高度增加、间距减小等)，电隔离晶体管的子鳍状物区域变得非常具有挑战性。这样的挑战可能导致从源极到漏极或者反过来从漏极到源极通过子鳍状物区域的寄生电流的增加，或者包括接地的其它漏电问题。漏电增加了功耗，并且如果足够大，漏电会导致完全电路故障。目前使用固体源掺杂来提供内置二极管屏障的工艺受限于其掺杂和隔离精细且致密的finFET结构的能力。因此，期望一种解决子鳍状物漏电的可缩放方案。
因此，并且根据本公开的一些实施例，公开了用于控制晶体管子鳍状物漏电的技术。根据本公开内容将显而易见的是，该技术可以用于高度缩放的finFET以及其它非平面晶体管。在一些实施例中，该技术包括从衬底形成至少一个鳍状物，STI处理和使STI凹陷以允许鳍状物的上部区域从STI平面露出，包覆鳍状物的上部区域，以及使STI凹陷到暴露鳍状物下部区域的一部分。在一些这样的实施例中，可以通过在有源沟道部分下方掺杂或氧化鳍状物的暴露部分来实现子鳍状物隔离。在其中鳍状物的暴露部分被掺杂的实施例中，单层掺杂工艺可以用于例如以自饱和单层方案递送掺杂物。掺杂，如果被采用，将与阱掺杂类型相似(尽管不一定是相同的种类)，但与源极/漏极掺杂类型相反。然而，可以使用其它掺杂工艺，例如扩散玻璃掺杂。在其中鳍状物的暴露部分被氧化的实施例中，可使用热氧化工艺来氧化鳍状物的暴露部分。在一些这样的实施例中，催化材料(例如，氧化铝)可以沉积在鳍状物的暴露部分上并且在氧化工艺中使用。然而，在利用氧化的一些实施例中，暴露的子鳍状物部分可仅在受控的氧化环境中被热处理。
在一些实施例中，鳍状物可以由包括屏障层的多层衬底形成，其中鳍状物中的屏障层直接在鳍状物的有源沟道部分的下方。在一些这样的实施例中，当鳍状物的暴露部分被转化为隔离部分时(例如，如本文描述的各种掺杂或氧化)，屏障层可以有助于完全或部分地阻挡有源沟道部分被无意地掺杂或氧化。取决于最终用途或目标应用，屏障层可以是碳掺杂的外延层或其它任何合适的层。
根据本公开，这些技术的众多益处将是显而易见的。例如，这些技术可以有助于实现高度缩放的finFET的子鳍状物隔离。此外，本文描述的各种隔离技术比其它工艺更具可缩放性，因为子鳍状物隔离以受控方式执行(例如，所述技术包括对本文所述的掺杂剂扩散和氧化的极大控制，特别是在屏障层存在时)。例如，在通过掺杂来实现子鳍状物隔离区域的实施例中，所述技术表现为单层控制(例如，自限性化学吸附)并且可以在致密的非平面结构中实现高共形掺杂。此外，在通过氧化实现子鳍状物隔离区域的实施例中，这些技术提供了与其它工艺相比更稳定的隔离，其中稳定性包括最终漏电电流以及在存在较高温度/时间热处理的情况下维持低漏电电流的能力。在一些实施例中，该技术可用于具有包括硅(Si)、锗(Ge)、硅锗(SiGe)或至少一种III-V族材料(例如，GaAs、InGaAs等)的有源沟道部分的晶体管。各种示例性晶体管器件几何结构可以从本文描述的隔离技术中获益，包括但不限于，场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道晶体管(TFET)、平面晶体管构造、双栅极晶体管构造、鳍式晶体管构造(例如，fin-FET、三栅极)以及纳米线(或纳米带或环栅极)晶体管构造。另外，隔离技术可以用于p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)。另外，隔离技术可以用于互补型MOS(CMOS)器件或互补型TFET(CTFET)器件。因此，本文描述的各种隔离技术允许继续的晶体管缩放，包括具有高迁移率沟道的潜在未来节点(诸如使用SiGe或III-V材料的沟道)，由此提供持续的功率/性能比例随面积的缩放。
通过分析(例如，使用扫描/透射电子显微镜(SEM/TEM)、组分映射、二次离子质谱(SIMS)、飞行时间SIMS(ToF-SIMS)、成角度ToF-SIMS、原子探针成像、局部电极原子探针(LEAP)技术、3D断层摄影术、高分辨率物理或化学分析等)，根据一些实施例构造的结构或器件将有效地示出如本文描述的各种子鳍状物隔离区域。例如，这样的结构可以包括晶体管器件的有源沟道和子鳍状物区域之间的隔离区域，其中隔离区域是以与有源沟道相同的方式但以更高浓度掺杂的区域(例如，有源沟道是n型掺杂的，并且隔离区域也是n型掺杂的但是是以更高浓度掺杂的，有源沟道是p型掺杂的并且隔离区域也是p型掺杂的但是是以更高浓度掺杂的)或者隔离区域是原始鳍状物的氧化区域。此外，在一些实施例中，屏障层可以直接位于有源沟道区下方。这样的屏障层可以包括例如碳掺杂(例如，在C含量为1-30％的范围内)。此外，在一些实施例中，可以通过测量器件性能以确定是否实现了本文描述的一个或多个益处来检测本文描述的各种所得到的结构和隔离技术的使用。根据本公开内容，许多构造和变型将是显而易见的。
架构和实现方法
图1示出了根据本公开的一些实施例的形成集成电路的方法。图2A-K示出了根据一些实施例在执行图1的方法100时形成的示例性集成电路结构。图2A'-K'示出了根据一些实施例的当在包括屏障层的多层衬底上执行图1的方法100时形成的示例性集成电路结构。根据所形成的结构将显而易见的是，方法100公开了用于将晶体管有源沟道与有源沟道下方的区域(在本文中被称为子鳍状物区域或子沟道区域)电隔离的技术。因此，图2A-J和2A'-J'中的结构示出了沟道区域中的鳍状物的横截面(例如，沿着将最终包括晶体管栅极的平面)，这也将在描述图2K-2K'时显而易见。为了便于说明，主要使用包括鳍式构造的晶体管器件(例如，Fin-FET或三栅极)来描绘这些结构。然而，取决于最终用途或目标应用，这些技术可用于集成任何合适几何结构的晶体管。可受益于本文所述隔离技术的各种示例性晶体管器件的几何结构包括，但不限于，场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面晶体管构造、双栅极晶体管构造、鳍式晶体管构造(例如，fin-FET，三栅极)以及纳米线(或纳米带或环栅)晶体管构造。另外，隔离技术可以用于p型晶体管器件(例如，p-MOS或p-TFET)和/或n型晶体管器件(例如，n-MOS或n-TFET)。此外，隔离技术可以用于互补式MOS(CMOS)器件或互补式TFET(CTFET)器件。
根据实施例，图1的方法100包括提供如图2A所示的衬底200。衬底200可以是例如：包括如Si、SiGe、Ge和/或至少一种III-V族材料的块状衬底；绝缘体上X(XOI)结构，其中X是Si、SiGe、Ge和/或至少一种III-V族材料，并且绝缘体材料是氧化物材料或电介质材料或一些其它电绝缘材料；或者是一些其它合适的多层结构，其中顶层包括Si、SiGe、Ge和/或至少一种III-V族材料。在一些实施例中，例如，顶层可以包括多个多层材料，其可以用于纳米线应用。如在图2A中还可以看到的，硬掩模230在衬底200上形成。硬掩模210可以使用任何合适的技术沉积，诸如使用毯式沉积或使用化学气相沉积(CVD)在衬底200上生长硬掩模材料210、原子层沉积(ALD)、物理气相沉积(PVD)、旋涂处理和/或在衬底200上形成硬掩模210的任何其它合适的工艺。在一些情况下，在沉积硬掩模210之前，衬底200的其上待被沉积的表面可以被处理(例如，化学处理，热处理等)。可以使用任何合适的技术，例如一个或多个光刻和蚀刻工艺，来图案化硬掩模210。硬掩模210可以包括任何合适的材料，例如各种氧化物或氮化物材料。具体的氧化物和氮化物材料可以包括氧化硅、氧化钛、氧化铪、氧化铝、氮化硅或氮化钛，仅在此举几例。在一些情况下，可以基于所使用的衬底200的材料来选择硬掩模材料210。
在图2A'中所示的示例性实施例中，衬底是多层衬底，其包括衬底200(其可以是如前所述的块状衬底或XOI结构或多层结构)、屏障层210和顶部外延层220。可以通过在衬底200上沉积屏障层210并在屏障层210上沉积外延层220来形成多层衬底。取决于最终用途或目标应用，上述沉积可以使用例如化学气相沉积(CVD)、原子层沉积(ALD)、分子束外延(MBE)和/或任何其它合适的工艺来执行。顶部外延层220可以是任何合适的半导体材料(例如，Si、SiGe、Ge、III-V族材料)或多个多层材料(例如，用于纳米线应用)并且包括任何合适的掺杂，因为层220将被用于晶体管的有源沟道，这在下面将更详细地描述。在一些实施例中，顶部外延层220可以与衬底材料200相同或不同。例如，衬底200可以是体硅晶圆，并且层220可以是Si外延层。屏障层210可以包括任何合适的材料，该任何合适的材料有助于维持外延层220所需的高质量单晶结构并且还向有源沟道提供了一些屏障以免于在下面更详细地描述的针对转化112而执行的掺杂或氧化。例如，在转化112包括掺杂部分鳍状物的情况下，屏障层210可以限制或防止掺杂部分中的掺杂剂扩散到有源沟道中。在另一个示例中，在转化112包括氧化部分鳍状物的情况下，屏障层可以限制或防止鳍状物的有源沟道部分被氧化。在包括Si、Ge或SiGe有源沟道(例如，其中外延层220包括Si、Ge或SiGe)的实施例中，屏障层可以包括碳(C)掺杂，例如C合金含量为1％到30％的Si：C。根据本公开的内容，用于层200,210和220的许多材料变型将是显而易见的。
根据一些实施例，图1的方法100继续从图2A和2A'中所示的衬底形成104鳍状物，从而分别形成图2B和2B'中所示的所得到的示例结构。鳍状物形成104可以包括硬掩模230处理(例如，如上所述)，接着进行蚀刻工艺以从衬底去除材料并形成图2B中所示的鳍状物220和图2B'中所示的鳍状物220/210/202。这种工艺也被称为浅沟槽凹陷。在一些实施例中，形成的鳍状物可以具有不同的宽度和高度。例如，在纵横比俘获(ART)集成方案中，鳍状物可以被形成为具有特定的高宽比，使得当它们稍后被移除或凹陷时，所形成的得到的沟槽允许所沉积的替代材料中的缺陷终止在材料垂直生长的侧表面上，例如非晶态/电介质侧壁，其中侧壁相对于生长区域的尺寸足够高，从而捕获大部分(如果不是全部)的缺陷。在这样的示例情况下，例如，鳍状物的高宽比(h/w)可以大于1，例如大于1.5、2或3、或者任何其它合适的最小比率。注意，尽管为了说明目的，在图2B和2B'的示例结构中仅示出了三个鳍状物，但是可以形成任意数量的鳍状物，诸如一个、五个、十个、几百、几千、几百万等，这取决于最终用途或目标应用。具有除了纯Si之外的材料的鳍状物可以同样地通过毯式沉积并且将毯层或多层图案化成鳍状物来制造。如本领域的技术人员所知，存在多种路径和方法来制造替代鳍状物和多层鳍状物以用于纳米线制造。
根据一些实施例，图1的方法100继续执行106浅沟槽隔离(STI)处理以形成图2C-D和2C'-D'的示例性所得结构。从图2C和2C'中可以看出，STI材料240被沉积，并且该结构被平坦化到硬掩模230的水平高度。可以使用任何合适的沉积工艺进行STI 240沉积，并且STI材料可以基于衬底200的材料而选择(例如，以提供适当的隔离和/或钝化)。例如，在Si衬底200的情况下，STI材料240可以选择为二氧化硅或氮化硅。如在图2D和2D'中可以看到的，STI材料240被凹陷(例如，使用氧化物蚀刻)以允许一部分鳍状物从STI平面露出。在包括屏障层210的实施例中，可以执行用于STI凹陷的氧化物刻蚀，以尝试并使得STI材料层240的顶部与屏障层210的底部对齐，如图2D'中所示。请注意在图2D'中，为了便于说明，STI材料层240的顶部与屏障层210的底部完全对齐；然而，这种完美的对齐在实践中可能难以实现。因此，在一些情况下，可能期望在屏障层210下方凹陷侧上存在偏差，以帮助确保在下面更详细描述的工艺108中沉积的包覆层覆盖鳍状物220的整个有源沟道区域220。
根据一些实施例，图1的方法100继续在图2D和2D'的结构的露出的鳍状物部分上沉积108包覆层，以分别形成图2E和2E'中所示的得到的示例性结构。可以使用任何合适的技术(例如，CVD、ALD等)来沉积108包覆层250，并且在一些情况下，包覆层材料250的沉积108可以是选择性沉积，使得包覆层材料250仅仅粘附/生长/形成在鳍状物部分220的材料上或主要粘附/生长/形成在鳍状物部分220的材料上(例如，包覆层材料250的原子粘附/生长/形成在其它地方，例如在STI区域240中)。包覆层250可以包括在下面更详细地描述的转化过程112期间(例如，在掺杂或氧化工艺期间)保护鳍状物的有源沟道区220的任何合适的材料。例如，包覆层250可以由可用于硬掩模230的相同类型的材料形成，诸如各种氧化物或氮化物材料。具体的氧化物和氮化物材料可以包括氧化硅、氧化钛、氧化铪、氧化铝、氮化硅或氮化钛，仅举几例。在一些情况下，可以基于有源沟道区220的材料来选择包覆层材料250。注意，在工艺流程早期(例如，在STI 240沉积之后执行的平坦化工艺期间)移除硬掩模230的情况下，图2E和2E'中所示的硬掩模230可以替代为包覆层材料。
根据一些实施例，图1的方法100继续使图2E和2E'的示例性结构中的STI材料240凹陷110以暴露结构中每个包覆鳍状物的部分子鳍状物区域，从而分别得到图2F和图2F'中所示的示例性结构。如可以理解的，凹陷110可以被认为是STI材料240的第二凹陷(例如，针对图2C和2C'的结构执行STI材料240的第一凹陷，分别得到图2D和2D'的结构)。凹陷110可以使用任何合适的工艺来执行，例如合适的蚀刻工艺(例如，氧化物蚀刻)。如在图2F和2F'中可以看到的，凹陷110暴露出子鳍状物区域202的部分204，该部分204是将被掺杂或氧化以将每个鳍状物的有源沟道区域220与子鳍状物区域202电隔离的部分204，如下面将更详细描述的。
根据一些实施例，图1的方法100继续通过掺杂或氧化将暴露的子鳍状物部分204转化112为隔离材料，从而形成图2I和2I'中所示的所得到的示例性结构。在一些实施例中，转化过程112的结果是鳍状物的有源沟道区220变得与子鳍状物区202(和衬底200)电隔离，其中这种电隔离包括最小电流(例如，比来自截止状态下的晶体管本身的漏电流低一个数量级)通过鳍状物206的转化部分从有源沟道区域220漏电到子鳍状物区域202。如将理解的，转化过程112可能不完全或者完美地将有源沟道区域220与子鳍状区域202电隔离，但是它将显著地减少可以在这些区域之间流动的电流，从而有助于至少减少在界面处的寄生漏电(例如，相比于不包括这种隔离的鳍状物)。根据本公开内容显而易见的是，转化过程112存在许多变型。下面将更详细地描述可用于转化过程112的掺杂和氧化工艺。
如前所述，在一些实施例中，可通过单层掺杂(MLD)工艺将暴露的子鳍状物部分204转化112为电隔离材料。用于转化的MLD工艺112可能是有益的，因为它是非常受控的掺杂工艺，其以可以精确掺杂暴露的子鳍状物部分204的自饱和单层方案来递送掺杂物。此外，在可能难以进入暴露的子鳍状物部分204的位置，单个单层沉积将具有更高的机会进入该部分(例如，与其它沉积技术相比)，因为它是共形沉积工艺。根据一些实施例，在使用MLD工艺的实施例中，在通过凹陷110暴露子鳍状物部分204之后，方法100可以通过在图2F和2F'的结构上方沉积包覆层260而继续以形成图2G和2G'中所示的所得的示例性结构。根据一些实施例，通过掺杂的转化112继续使图2G和2G'的结构退火，以使得来自包覆层260的掺杂剂扩散到子鳍状物部分204，以形成在图2H和2H'中的所得的示例性结构中示出的经掺杂的子鳍状物部分206。如可以理解的，包覆层260可以包括任何合适的材料，其允许掺杂剂扩散到子鳍状物部204。在一些情况下，所述包覆层材料260可以基于晶体管的最终用途或目标应用而进行选择。例如，如果晶体管的有源沟道区220旨在是n型掺杂的沟道(例如，用于p-MOS应用)，则MLD工艺可用于增强子鳍状物部分204的n型掺杂206。此外，如果晶体管的有源沟道区220旨在是p型掺杂的沟道(例如，用于n-MOS应用)，则该MLD工艺可用于增强子鳍状物部分204以增加p型掺杂206。例如，在p型掺杂的(例如，硼掺杂的)Si有源沟道区用于n-MOS应用的情况下，MLD工艺可能会引起附加的p型掺杂剂(例如，附加的硼掺杂)扩散到Si子鳍状物部分204以形成p-型掺杂的子鳍状物部分206。此外，被n型掺杂的(例如，掺杂有磷或砷的)Si有源沟道区用于p-MOS应用的情况下，MLD工艺可能会引起附加的n型掺杂剂(例如，附加的磷/砷掺杂)扩散到Si子鳍状物部分204以形成n型掺杂的子鳍状物部分206。这种沟道下(在子鳍状物中)增强的掺杂增加了源极/漏极区和沟道之间的电载流子俘获电流的能量势垒。如果整个沟道已经以该较高水平被掺杂，电载流子迁移会变差，因此处于给定的源极到漏极电流值的电流将会较低。以这种方式，可以增强p-n结或n-p结，以在晶体管导通状态期间形成有效的电隔离边界(例如，二极管屏障)。如还可以理解，源极(漏极)区和子鳍状物部分206也将是p-n结或n-p结(例如，二极管屏障)来形成一个电绝缘边界。在一些实施例中，其它的掺杂工艺可以用于将暴露的子鳍状物部分204转化112为电隔离材料，诸如扩散玻璃掺杂工艺。根据本公开内容，使用掺杂工艺将暴露的子鳍状物部分204转化112为隔离材料的许多变型是显而易见的。
正如前所述，在一些实施例中，暴露的子鳍状物部分204可以通过氧化工艺被转化112为电隔离材料。在一些这样的实施例中，氧化工艺可以类似于上面描述的MLD工艺，其中，包覆层260被沉积在图2F的和2F'的结构上，从而形成图2G和2G'中示出的所得示例结构。然而，由于转化112在这样的实施例中是通过氧化工艺执行的，包覆层260可代替地使用催化材料，例如氧化铝。氧化工艺将继续进行热处理以氧化鳍状物部分204，从而得到在图2H和2H'的示例性结构，其中鳍状物部分206被氧化以将有源沟道区220与子鳍状物区202电隔离。也可以理解，源极区通过子鳍状物部分206与子沟道区中的漏极区电隔离。在一些实施例中，附加层可以被沉积在图2F和2F'的结构上以钝化或提高界面质量。例如，在Si鳍状物部分204被转化112的情况下，氧化的Si将具有低界面陷阱密度，所以防止在氧化物/半导体界面处的电流漏电的附加处理可能不是必要的。然而，对于其它情况下，诸如在鳍状物部分204包括Ge和III-V材料的情况下，附加的钝化退火或界面层可以用于钝化悬空键和/或处理界面陷阱。更具体地，在沉积铝氧化物包覆层之前，例如可以沉积氧化铝层，以提高界面质量(就界面陷阱密度而言)。在一些实施例中，包覆层260可以在氧化工艺中不被使用，并且图2F和2F'中所示的暴露的鳍状物部分204可以只被热处理以氧化那些部分。在这样的实施例中，所得示例性结构将跳过在图2G-H和2G'-H'中所示的结构，并最终得到例如在图2I和2I'中所示的结构。注意，在其中不使用催化包覆层260的一些这样的实施例中，热处理可能需要较高的温度、较高的压力、和/或较长的时间，以充分氧化子鳍状物部分204，这取决于最终用途或目标应用。
在其中屏障层210存在的一些实施例中，如在图2F'-H'中示出的，屏障层210可在转化过程112期间帮助保护有源沟道区220。例如，在转化工艺112是掺杂工艺(例如，如本文中所描述的MLD工艺)的实施例中，屏障层210可以帮助限制掺杂剂在退火工艺期间扩散到有源沟道区220。另外，在转化工艺112是氧化工艺的实施例中，屏障层210可以保护有源沟道区220的底部免于被氧化。在一些实施方案中，该屏障层210的至少部分可以是有源沟道区的一部分，其中电荷载流子(例如，电子或空穴)可以流动通过有源沟道220和屏障层210而从源极到达漏极。在一些实施例中，屏障层210可提供与子鳍鳍状物区域202的隔离。如可以理解的，尽管图2H中的鳍状物的所得掺杂/氧化部分206的顶部被示出为是与包覆层250的底部完美地对齐的，表明高于此点没有掺杂剂扩散进入有源沟道区220或该氧化工艺仅氧化特定部分206，但这可能不是在实践中的情况。相应地，任何无意地扩散到鳍状物的沟道区域220中的掺杂剂或鳍状物的沟道区域220中发生的氧化将消耗有效的有源鳍状物高度，因为在高掺杂水平存在的沟道中电载流子迁移率降低，这可能是不想要的。尽管这些问题可在替换栅极工艺期间(例如，当有源沟道区在去除虚设栅极之后被暴露时)通过去除和替换有源沟道材料来解决，这些问题也可以通过包括屏障层210来解决。依然，在使用包覆层260的实施例中，根据一些实施例，方法100可包括在已经执行转化112之后去除包覆层260，从而得到在图2I和2I'中的示例性结构。回想一下，在其中在没有催化包覆层260的情况下经由氧化工艺执行转化112实施例中，所得到的结构将已经是图2I和2I'的示例性结构。
根据一些实施例，图1的方法100继续从图2I和2I'的结构中的鳍状物去除114保护性包覆层250和硬掩模230，形成图2J和图2J'中所示的所得示例性结构。去除114可以使用任何合适的工艺来执行，例如选择性地蚀刻保护性包覆层250和硬掩模230材料的蚀刻工艺。因此，在一些这样的情况下，选择由相同的材料形成包覆层250和硬掩模230可能是有益的，使得只需要一个蚀刻工艺来去除它们两者。
根据本公开内容的一些实施例，图1的方法100继续于完成116晶体管形成。根据一些实施例，图2K和2K'示出了在栅极270处理之后图2J和图2J'的集成电路结构。例如，在一些实施例中，栅极270的形成可包括栅极先成流程(也称为预先高-k栅极)。此外，在其它实施例中，栅极270可在栅极后成流程(也称为替换金属栅极(RMG))中形成。在这样的栅极后成处理中，该工艺包括虚设栅极氧化物沉积、虚设栅极电极(例如，多晶硅)沉积和图案化硬掩模沉积。附加处理可以包括图案化该虚设栅极以及沉积/蚀刻间隔件282的材料。在这些工艺之后，该方法可以继续进行绝缘体沉积、平坦化、以及之后的虚设栅极电极和栅极氧化物去除以暴露出晶体管的沟道区。在打开沟道区后，虚设栅极氧化物和电极可以分别替换为例如高k电介质和替换金属栅极。
在该示例性实施例中，栅极包括栅电极270和栅极电介质(为了便于说明而未示出)，其直接形成在栅电极270下方。例如，栅极电介质可以是任何合适的氧化物，如二氧化硅或高-k栅极电介质材料。高-k电介质材料的实例包括，例如，氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，退火工艺可以在栅极介电层上进行，以提高其质量。栅电极270可包括各种材料，例如多晶硅、氮化硅、碳化硅、或各种合适的金属或金属合金，诸如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)、或氮化钽(TaN)。间隔件282可形成为邻近于栅极和/或硬掩模284可形成在栅极上例如以辅助替换栅极处理和/或在后续处理期间保护栅极。如前所述，图2A-J和2A'-J'中的结构在沟道区的横截面被示出(例如，在沿着栅极平面截取的横截面)。因此，有源沟道220由栅极270限定并且源极/漏极(S/D)区222/224邻近于沟道220。请注意，例如，根据最终构造，222和224中的任一个可以是晶体管源极，另一个为漏极。根据本公开内容，栅极形成的许多变型将是显而易见的。
根据一些实施例，图3和图3'被提供以示出可以对图2K和2K’的集成电路结构做出的许多变化。例如，在一些实施例中，完成116晶体管的形成可以包括各种附加处理。这些附加处理可以包括例如顶端处理、源极/漏极处理、隔离氧化物处理、接触部处理、各种其它前端处理、和/或各种其它后端处理。为了便于说明，图3和3'中的三个鳍状物的每个用于示出不同的变化。在一些实施例中，在图3和3'中的示例性结构的最右鳍状物(其示出了在本文中各处描述的隔离技术)可以仅在沟道区中执行(例如，在替换栅极工艺期间，其中在虚设栅极被去除后沟道区被暴露)。在这样的变型中，鳍状物的S/D区域322/324将不包括隔离区域206(或屏障区域210，如果存在)且它们可保持相对于衬底是原生的(例如，如图3和3'中所示)。如可以理解的，结构中的鳍式沟道区域220仍然存在，其可以用于形成鳍式晶体管(例如，finFET或三栅极晶体管)。
在一些实施例中，图3和3'中的示例性结构的中间鳍状物示出隔离技术可用于任何合适的晶体管构造，诸如如图所示的纳米线晶体管构造。纳米线晶体管(有时也被称为环栅极或纳米带晶体管)被类似地构造为基于鳍状物的晶体管，而不是鳍式沟道区，其中栅极在三个侧面上(因此，有三个有效的栅极)，使用一个或多个纳米线并且栅极材料通常包围在每个纳米线所有侧面上。根据具体的设计，一些纳米线晶体管具有，例如，四个有效栅极。如可在图3和3'的示例性结构中看到的，沟道区均具有两个纳米线320，尽管其它实施例可以具有任何数量的纳米线。在替代栅极工艺期间(例如，RMG工艺)在沟道区被暴露时可以形成纳米线320，虚设栅极被移除之后，例如。请注意，下面的隔离区域206(和屏障区域210，在图3'的情况下)也将存在与纳米线320下方(因为它们被示出为存在于S/D区域222/224下方)；然而，为了便于说明，它们没有在沟道区域中示出。因此，即使这样的纳米线结构可受益于本文中各处描述的隔离技术。注意，晶体管构造的任何组合可以被用于单个集成电路，包括平面的、双栅极、鳍式(或三栅极或FinFET)、纳米线(或纳米带或环栅极)、和/或任何其它合适的晶体管构造，这取决于最终用途或目标应用，并且所有这样的构造可以受益于本文中所描述的各种隔离技术。
在一些实施例中，图3和3'中的示例性结构的左侧鳍状物说明了S/D区域222/224可以被去除，并用外延S/D材料326/328替换。如可以看到的，S/D 222/224的上部部分和隔离区域206(以及屏障层210，在图3'的示例性实施例中)使用任何合适的工艺在S/D处理期间(例如，在沉积虚设栅极以构建沟道和S/D区之后)被去除，例如使用蚀刻工艺。在去除后，将鳍状物用外延材料326/328替换，而沟道可以保持不变(看上去类似于图3和3'中的右侧鳍状物的沟道区域)。这样的去除和用外延材料替换S/D区域可以出于各种原因来执行，例如为了实现期望的晶体管构造(例如，p-MOS或n-MOS)，或者帮助降低在各个位置处(例如，在金属接触界面处)的电阻。另一替代实施例包括，具有或不具有碳的经掺杂的外延材料的掩埋层，被共掺杂有碳层或在一侧或两侧上被碳层约束。这可能涉及p型区域的掩模和生长，随后再掩模和生长n型区域。它也可能涉及到单个掺杂物质和在不需要掺杂剂的地方驱除出掺杂剂。这样的掺杂剂损失方法可以以下面的方式执行：在需要掺杂剂的位置，它被密封在包覆绝缘体层，在不需要掺杂剂的区域，在形成气体或氢退火期间将被暴露出来，例如。这样的替代实施例对于在升高的温度下具有高蒸气压的n型掺杂剂是特别有效的。
在图2A-K、图2A'-K'和图3-3'中所示的集成电路结构被提供作为示例，并不旨在限制本公开内容。需要注意的是，在本文中所描述的各种结构中示出的每个个体鳍状物可以用于单独的晶体管器件或与一个或多个其它鳍状物组合使用来形成晶体管器件，这取决于最终用途或目标应用。例如，鳍状物的一部分可以在方法100中任何合适在时机被掩模掉，使得转化112仅在未掩模掉的鳍状物上执行，然后掩模转化后的鳍状物并在剩余的鳍状物上执行转化112。在这样的示例情况下，不同的转化过程可以针对不同的鳍状物来执行，这可以允许例如使用一个掺杂方案来隔离用于p-MOS的鳍状物和允许使用另一掺杂方案来隔离用于n-MOS的鳍状物。根据需要，掩模/转化可以重复多次以获得在本文所述的隔离区域206中具有各种材料的鳍状物。还要注意，晶体管沟道材料的掺杂，在被执行时，可以在晶体管形成过程的任何合适的阶段发生。进一步注意，如本文所描述的各种隔离技术可以用于不同尺度的器件，例如在微米范围内的晶体管器件在纳米范围内的晶体管器件(例如，以22、14、10、7、5nm工艺节点形成的晶体管)。根据本公开内容，许多变型和构造将是显而易见的。
示例系统
根据示例性实施例，图4示出了以使用本文公开的技术形成的集成电路结构或器件实现的计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括多个组件，包括，但不限于，处理器1004和至少一个通信芯片1006，其中的每一个可以物理耦合和电耦合到母板1002或以其它方式集成于其中。如将理解的，母板1002可以是，例如，任何印刷电路板，无论是主板、安装在主板上的子板、或系统1000中的唯一板等。
取决于其应用，计算系统1000可以包括一个或多个其它组件，其可以或可以不物理耦合且电耦合到母板1002。这些其它组件可以包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存器件(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)，等等)。包括在计算系统1000中的任何组件可以包括根据示例性实施例使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，多种功能可被集成到一个或多个芯片中(例如，请注意，通信芯片1006可以是处理器1004的部分的或以其它方式集成到其中)。
通信芯片1006实现了无线通信，以将数据传送到计算系统1000并传送来自计算系统1000的数据。术语“无线”及其派生词可以用于描述可以通过使用经调制电磁辐射经由非固体介质来传送数据的电路、器件、系统、方法、技术、通信信道等。该术语并非暗示相关联的器件不包含任何线，尽管在一些实施例中它们可能不包含任何线。通信芯片1006可以实现多种无线标准或协议中的任何标准或协议，包括，但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、EV–DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G、和更高的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括被封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，其由使用本文所述的各种公开技术所形成的一个或多个集成电路结构或器件实现。术语“处理器”可以指代任何器件或器件的一部分，其处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以被储存在寄存器和/或存储器中的其它电子数据。
通信芯片1006还可以包括被封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用本文所述的各种公开技术所形成的一个或多个集成电路结构或器件。如根据本公开内容将理解的，注意，多标准无线能力可以直接集成到处理器1004(例如，任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意到，处理器1004可以是具有这样的无线能力的芯片组。总之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任一个芯片或芯片组可以具有被集成在其中的多种功能。
在各个实施方式中，计算设备1000可以是膝上型计算机、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频记录器、或者是处理数据或采用使用本文所述的各种公开技术所形成的一个或多个集成电路结构或器件的任何其它电子设备。
进一步的示例性实施例
下面的示例涉及进一步的实施例，根据这些实施例许多置换和构造将是显而易见的。
示例1是晶体管，包括：衬底，其具有从其中延伸的鳍状物，其中所述鳍状物包括沟道以及位于沟道下方的子鳍状物区域；栅极，其位于鳍状物上方并且邻近所述沟道；以及源极区和漏极区，其邻近所述沟道；其中，所述子鳍状物区域的至少一部分是以下其中之一：与沟道的掺杂类型是相同的，以及是绝缘体材料。如基于本公开内容可以理解的，在一些情况下，子鳍状物区域的部分(例如，被掺杂或氧化)在子鳍状物区域中将源极区与漏极区电隔离。如还可以基于本公开内容将理解的，在一些情况下，在晶体管导通状态期间，子鳍状物区域的部分将沟道与子鳍状物区域电隔离。
示例2包括示例1的主题，其中，所述子鳍状物区域的部分在源极区和漏极区下方延伸。
示例3包括示例1-2中任一项的主题，其中，所述子鳍状物区域的部分的浓度掺杂高于沟道的掺杂浓度。
示例4包括示例1-3中任一项的主题，其中，沟道材料对于衬底是原生的。
示例5包括示例1-4中任一项的主题，其中，基于子鳍状物区域的部分被掺杂，在晶体管导通状态期间，所述沟道与子鳍状物区域电隔离。
示例6包括示例1-5中任一项的主题，其中，在晶体管导通状态期间，p-n结和n-p结中的一个位于所述沟道与所述子鳍状物区域的界面处。
示例7包括示例1-4中任一项的主题，其中，基于子鳍状物区域的部分包括氧化，在晶体管导通状态期间，所述沟道与子鳍状物区域电隔离。
示例8包括示例1-7中任一项的主题，其中，碳掺杂层位于所述子鳍状物区域的部分与所述沟道之间。
示例9包括示例1-8中任一项的主题，其中，所述沟道包括硅、锗、硅锗和III-V族材料中的至少一个。
示例10包括示例1-9中任一项的主题，其中，所述沟道具有鳍式构造。
示例11包括示例1-10中任一项的主题，其中，所述沟道具有包括至少一个纳米线的纳米线构造。
示例12包括示例1-11中任一项的主题，其中，所述晶体管是p型晶体管和n型晶体管中的一个。
示例13是一种互补金属氧化物半导体(CMOS)器件，其包括示例1-12中任一项的主题。
示例14是一种计算系统，其包括示例1-13中任一项的主题。
示例15是一种集成电路，包括：衬底；鳍状物，所述鳍状物是以下的至少其中之一：在衬底上以及对于衬底是原生的，所述鳍状物包括下部区域和上部区域，所述鳍状物还包括在所述下部区域和所述上部区域之间的隔离区域；以及晶体管，所述晶体管包括：沟道，其在鳍状物的上部区域的至少一部分处；以及源极区和漏极区，其邻近沟道；其中，所述隔离区域将源极区和漏极区电隔离。
示例16包括示例15的主题，其中，所述隔离区域在源极区和漏极区下方延伸，并且其中，所述隔离区域在源极区和漏极区以及衬底之间。
示例17包括示例15-16中任一项的主题，其中，所述鳍状物的至少下部区域对于所述衬底是原生的。
示例18包括示例15-17中任一项的主题，其中，所述鳍状物的上部区域对于所述衬底是原生的。
示例19包括示例15-18中任一项的主题，其中，所述隔离区域与所述鳍状物的上部区域的掺杂类型相同，并且所述隔离区域的掺杂浓度高于所述鳍状物的上部区域的掺杂浓度。
示例20包括示例15-19中任一项的主题，其中，在晶体管导通状态期间，所述鳍状物的上部区域和所述隔离区域是p-n结和n-p结中的一个。
示例21包括示例15-20中任一项的主题，其中，所述隔离区域包括氧化。
示例22包括示例15-21中任一项的主题，其中，掺碳层位于隔离区域与鳍状物的上部区域之间。
示例23包括示例15-22中任一项的主题，其中，所述鳍状物的上部区域包括硅、锗、硅锗和III-V材料中的至少一个。
示例24包括示例15-23中任一项的主题，其中，所述晶体管沟道具有鳍式构造。
示例25包括示例15-24中任一项的主题，其中，所述晶体管沟道具有包括至少一个纳米线的纳米线构造。
示例26包括示例15-25中任一项中的主题，其中，所述晶体管是p型晶体管和n型晶体管中的一个。
示例27是一种互补金属氧化物半导体(CMOS)器件，其包括示例15-26中任一项的主题。
示例28是一种计算系统，其包括示例15-27中任一项的主题。
示例29是一种形成晶体管的方法，该方法包括：提供衬底；从所述衬底形成鳍状物；沉积浅沟槽隔离(STI)材料；使STI材料凹陷以允许所述鳍状物的上部区域从STI材料顶部突出，其中，所述鳍状物的下部区域低于STI材料的顶部；在鳍状物的上部区域上沉积包覆材料；使STI材料凹陷以暴露出鳍状物的下部区域的一部分；以及经由掺杂工艺和氧化工艺中的一种将所述鳍状物下部区域的暴露部分转化为隔离材料，其中，所述隔离材料将鳍状物的上部区域与鳍状物的下部区域电隔离。
示例30包括示例29的主题，其中，所述鳍状物的下部区域的暴露部分通过单层掺杂工艺被转化为隔离材料。
示例31包括示例29的主题，其中，所述鳍状物的下部区域的暴露部分通过扩散玻璃掺杂工艺被转化为隔离材料。
示例32包括示例29-31中任一项的主题，其中，所述鳍状物的所述下部区域的暴露部分与所述鳍状物的上部区域的掺杂类型相同，并且所述鳍状物的所述下部区域的暴露部分的掺杂浓度高于所述鳍状物的上部区域的掺杂浓度。
示例33包括示例29的主题，其中，所述鳍状物的所述下部区域的暴露部分通过氧化工艺被转化为隔离材料。
示例34包括示例33的主题，其中，所述氧化工艺包括在鳍状物的下部区域的暴露部分上沉积催化材料。
示例35包括示例29-34中任一项的主题，其中，所述衬底是多层衬底，其包括夹在底层和顶层之间的屏障层。
示例36包括示例35的主题，其中，所述屏障层包括碳掺杂的材料。
示例37包括示例35-36中任一项的主题，其中，所述鳍状物的下部区域的暴露部分在屏障层下方。
示例38包括示例29-37中任一项的主题，其中，所述鳍状物包括硅、锗、硅锗和III-V族材料中的至少一个。
示例39包括示例29-38中任一项的主题，其中，所述晶体管是p型晶体管和n型晶体管中的一个。
示例40包括示例29-39中任一项的主题，其中，所述晶体管几何结构包括以下中的至少一个：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道-FET(TFET)、鳍式构造、finFET构造、三栅极构造、纳米线构造、纳米带构造、以及环栅构造。
已经出于说明和描述的目的而呈现对示例性实施例的前述描述。它并非旨在是详尽的或将本公开内容限于所公开的精确形式。根据本公开内容，许多修改和变型是可能的。旨在本公开内容的范围不受限于具体实施方式，而是由所附权利要求限定。将来提交的要求本申请的优先权的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括本文公开的或以其它方式论述的一个或多个限制的任何集合。

Claims (25)

1.一种晶体管，包括：
衬底，所述衬底具有从中延伸的鳍状物，其中，所述鳍状物包括沟道以及在所述沟道下方的子鳍状物区域；
栅极，所述栅极位于所述鳍状物上方并且与所述沟道相邻；以及
源极区和漏极区，所述源极区和所述漏极区与所述沟道相邻；
其中，所述子鳍状物区域的至少一部分是以下其中之一：与所述沟道的掺杂类型相同；以及是绝缘体材料。
2.根据权利要求1所述的晶体管，其中，所述子鳍状物区域的所述部分在所述源极区和所述漏极区下方延伸。
3.根据权利要求1所述的晶体管，其中，所述子鳍状物区域的所述部分的掺杂浓度高于所述沟道的掺杂浓度。
4.根据权利要求1所述的晶体管，其中，所述沟道材料对于所述衬底是原生的。
5.根据权利要求1所述的晶体管，其中，基于所述子鳍状物区域的所述部分被掺杂而在所述晶体管导通状态期间，所述沟道与所述子鳍状物区域电隔离。
6.根据权利要求1所述的晶体管，其中，在所述晶体管导通状态期间，p-n结和n-p结中的一个位于所述沟道与所述子鳍状物区域的界面处。
7.根据权利要求1所述的晶体管，其中，基于所述子鳍状物区域的部分包括氧化而在所述晶体管导通状态期间，所述沟道与所述子鳍状物区域电隔离。
8.根据权利要求1所述的晶体管，其中，碳掺杂层位于所述子鳍状物区域的所述部分与所述沟道之间。
9.根据权利要求1所述的晶体管，其中，所述沟道包括硅、锗、硅锗及III-V族材料中的至少一种。
10.根据权利要求1所述的晶体管，其中，所述沟道具有鳍式构造。
11.根据权利要求1所述的晶体管，其中，所述沟道具有包括至少一个纳米线的纳米线构造。
12.根据权利要求1所述的晶体管，其中，所述晶体管是p型晶体管和n型晶体管中的一种。
13.一种互补金属氧化物半导体(CMOS)器件，所述互补金属氧化物半导体(CMOS)器件包括根据权利要求1-12中任一项所述的晶体管。
14.一种计算系统，所述计算系统包括根据权利要求1-12中任一项所述的晶体管。
15.一种集成电路，包括：
衬底；
鳍状物，所述鳍状物是以下的至少其中之一：在所述衬底上以及对于所述衬底是原生的，所述鳍状物包括下部区域和上部区域，所述鳍状物还包括在所述下部区域与所述上部区域之间的隔离区域；以及
晶体管，所述晶体管包括：
沟道，所述沟道在所述鳍状物的所述上部区域的至少一部分中；以及
源极区和漏极区，所述源极区和所述漏极区与所述沟道相邻；
其中，所述隔离区域将所述源极区与所述漏极区电隔离。
16.根据权利要求15所述的集成电路，其中，所述隔离区域在所述源极区和所述漏极区下方延伸，并且其中，所述隔离区域在所述源极区和所述漏极区与所述衬底之间。
17.根据权利要求15所述的集成电路，其中，所述隔离区域与所述鳍状物的所述上部区域是相同的掺杂类型，并且所述隔离区域的掺杂浓度高于所述鳍状物的所述上部区域的掺杂浓度。
18.根据权利要求15所述的集成电路，其中，所述隔离区域包括氧化。
19.根据权利要求15至18中任一项所述的集成电路，其中，碳掺杂层位于所述鳍状物的所述上部区域与所述隔离区域之间。
20.一种形成晶体管的方法，所述方法包括：
提供衬底；
从所述衬底形成鳍状物；
沉积浅沟槽隔离(STI)材料；
使所述STI材料凹陷以允许所述鳍状物的上部区域从所述STI材料的顶部露出，其中，所述鳍状物的下部区域低于所述STI材料的顶部；
在所述鳍状物的所述上部区域上沉积包覆材料；
使所述STI材料凹陷以暴露出所述鳍状物的所述下部区域的一部分；以及
通过掺杂工艺和氧化工艺中的一种将所述鳍状物的所述下部区域的暴露部分转化成隔离材料，其中，所述隔离材料将所述鳍状物的所述上部区域与所述鳍状物的所述下部区域电隔离。
21.根据权利要求20所述的方法，其中，所述鳍状物的所述下部区域的所述暴露部分通过单层掺杂工艺被转化为隔离材料。
22.根据权利要求20所述的方法，其中，所述鳍状物的所述下部区域的所述暴露部分是和所述鳍状物的所述上部区域相同的掺杂类型，并且所述鳍状物的所述下部区域的所述暴露部分的掺杂浓度高于所述鳍状物的所述上部区域的掺杂浓度。
23.根据权利要求20所述的方法，其中，所述鳍状物的所述下部区域的所述暴露部分通过氧化工艺被转化成隔离材料。
24.根据权利要求20-23中任一项所述的方法，其中，所述衬底是包括夹在底层和顶层之间的屏障层的多层衬底。
25.根据权利要求24所述的方法，其中，所述屏障层包括碳掺杂材料。
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