TW201513304A - Ｃｍｏｓ相容複晶矽化物熔絲結構及其製造方法 - Google Patents

Ｃｍｏｓ相容複晶矽化物熔絲結構及其製造方法 Download PDF

Info

Publication number
TW201513304A
TW201513304A TW103120699A TW103120699A TW201513304A TW 201513304 A TW201513304 A TW 201513304A TW 103120699 A TW103120699 A TW 103120699A TW 103120699 A TW103120699 A TW 103120699A TW 201513304 A TW201513304 A TW 201513304A
Authority
TW
Taiwan
Prior art keywords
semiconductor
metal
fuse
germanide
polycrystalline
Prior art date
Application number
TW103120699A
Other languages
English (en)
Other versions
TWI567940B (zh
Inventor
Jeng-Ya Yeh
Chia-Hong Jan
Walid M Hafez
Joo-Dong Park
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201513304A publication Critical patent/TW201513304A/zh
Application granted granted Critical
Publication of TWI567940B publication Critical patent/TWI567940B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

說明了CMOS相容複晶矽化物熔絲結構及製造CMOS相容複晶矽化物熔絲結構的方法。在一實例中，半導體結構包括一基板。複晶矽化物熔絲結構係設置於基板上方且包括矽和一金屬。金屬氧化物半導體(MOS)電晶體結構係設置於基板上方且包括一金屬閘極電極。

Description

CMOS相容複晶矽化物熔絲結構及其製造方法
本發明之實施例係在半導體裝置和處理的領域中，且尤其是製造CMOS相容複晶矽化物熔絲結構的CMOS相容複晶矽化物熔絲結構及方法。
在過去的數十年裡，縮放積體電路中的特徵在不斷成長的半導體產業下已經是一種驅動力。縮放成愈來愈小的特徵能在半導體晶片的有限真實板面上增加功能單元的密度。例如，縮小電晶體尺寸允許在晶片上併入增加數量的記憶體或邏輯裝置，以製造出具有增加能力的產品。然而，驅動更多能力並不是沒有問題。最佳化每個裝置之效能的必要性變得愈來愈重要。
在製造積體電路裝置中，已將高k和金屬閘極處理引入前段製程(FEOL)處理架構以能夠進一步縮放。此外，如三閘極電晶體的多閘極電晶體隨著裝置尺寸繼續縮減已變得更加普遍。在傳統程序中，通常在塊體矽 基板或絕緣體上含矽基板上製造三閘極電晶體。在一些情況下，塊體矽基板係較佳的，由於其成本較低且因為它們使三閘極的製造程序較不複雜。在其他情況下，絕緣體上含矽基板係較佳的，因為三閘極電晶體有改良的短通道特性。
然而，縮放多閘極電晶體並非沒有後果的。 隨著微電子電路之這些基本建立區塊的尺寸縮小且隨著在給定區域中製造之基本建立區塊的絕對數量增加，對包括主動裝置中之被動特徵的限制已增加，例如，對系統晶片(SoC)為基的架構。
100A‧‧‧電晶體
102‧‧‧基板
104‧‧‧金屬閘極電極
106‧‧‧閘極介電層
108‧‧‧間隔件
110‧‧‧層間介電層
112‧‧‧源極和汲極區
100B‧‧‧複晶矽化物熔絲結構
103‧‧‧隔離區
154‧‧‧複晶矽材料
156‧‧‧介電層
158‧‧‧間隔件
170‧‧‧金屬矽化物層
200‧‧‧基板
202‧‧‧複晶矽線
204‧‧‧硬遮罩
206‧‧‧間隔件
208‧‧‧隔離區
210‧‧‧抗反射塗覆層
212‧‧‧圖案化光阻層
214‧‧‧複晶矽線
216‧‧‧金屬矽化物層
218‧‧‧複晶矽化物熔絲結構
220‧‧‧層間介電層
222‧‧‧溝槽
224‧‧‧閘極介電層
226‧‧‧金屬閘極電極
228‧‧‧電晶體結構
230‧‧‧接點
232‧‧‧介電層
300‧‧‧半導體結構
302‧‧‧基板
303‧‧‧隔離層
304‧‧‧非平面裝置
306‧‧‧非平面複晶矽化物熔絲結構
308‧‧‧閘極堆疊
310‧‧‧鰭片
312‧‧‧複晶矽層
311‧‧‧鰭片
314‧‧‧間隔件
349‧‧‧矽化物層
316‧‧‧接點
350‧‧‧半導體結構
356‧‧‧平面複晶矽化物熔絲結構
362‧‧‧平面複晶矽層
402‧‧‧隔離層
404‧‧‧圖案化塊體基板
406‧‧‧鰭片
408‧‧‧複晶矽
410‧‧‧氮化矽硬遮罩
412‧‧‧複晶矽化物熔絲先質結構
414‧‧‧複晶矽
416‧‧‧硬遮罩層
418‧‧‧假閘極結構
420‧‧‧間隔件
422‧‧‧遮罩
424‧‧‧金屬矽化物層
413‧‧‧複晶矽化物熔絲結構
426‧‧‧層間介電層
428‧‧‧永久閘極電極
430‧‧‧接觸開口
432‧‧‧接點
450‧‧‧層間介電材料
502‧‧‧隔離層
504‧‧‧圖案化塊體基板
506‧‧‧鰭片
508‧‧‧複晶矽
510‧‧‧氮化矽硬遮罩
511‧‧‧複晶矽化物熔絲遮罩
514‧‧‧複晶矽
516‧‧‧硬遮罩層
518‧‧‧假閘極結構
520‧‧‧間隔件
512‧‧‧複晶矽化物熔絲先質結構
522‧‧‧遮罩
513‧‧‧複晶矽化物熔絲結構
524‧‧‧金屬矽化物層
526‧‧‧層間介電層
528‧‧‧永久閘極電極
530‧‧‧接觸開口
532‧‧‧接點
550‧‧‧層間介電材料
602‧‧‧隔離層
604‧‧‧圖案化塊體基板
606‧‧‧鰭片
608‧‧‧複晶矽
610‧‧‧氮化矽硬遮罩
612‧‧‧複晶矽化物熔絲先質結構
618‧‧‧假閘極結構
620‧‧‧間隔件
622‧‧‧遮罩
623‧‧‧凹陷
624‧‧‧金屬矽化物層
626‧‧‧層間介電層
628‧‧‧永久閘極電極
630‧‧‧接觸開口
632‧‧‧接點
650‧‧‧層間介電材料
700‧‧‧計算裝置
702‧‧‧主機板
704‧‧‧處理器
706‧‧‧通訊晶片
第1A圖繪示依照本發明之實施例之具有金屬閘極/高k材料堆疊之MOS-FET電晶體的剖面圖。
第1B圖繪示依照本發明之實施例之CMOS相容複晶矽化物熔絲結構的剖面圖。
第2A-2I圖繪示依照本發明之實施例之代表在製造複晶矽化物熔絲結構之方法中的各種操作之剖面圖。
第3A圖繪示依照本發明之實施例之用於非平面半導體裝置架構之複晶矽化物熔絲結構的頂部傾斜圖和剖面圖。
第3B圖繪示依照本發明之另一實施例之用於非平面半導體裝置架構之複晶矽化物熔絲結構的剖面圖。
第4A-4K圖繪示依照本發明之實施例之代表 在製造用於非平面半導體裝置架構的複晶矽化物熔絲結構之方法中的各種操作之剖面圖。
第5A-5K圖繪示依照本發明之實施例之代表 在製造用於非平面半導體裝置架構的複晶矽化物熔絲結構之另一方法中的各種操作之剖面圖。
第6A-6L圖繪示依照本發明之實施例之代表 在製造用於非平面半導體裝置架構的複晶矽化物熔絲結構之另一方法中的各種操作之剖面圖。
第7圖繪示依照本發明之一個實作的計算裝 置。
【發明內容及實施方式】
說明了CMOS相容複晶矽化物熔絲結構及製造CMOS相容複晶矽化物熔絲結構的方法。在下面的說明中，提出許多具體細節(如具體整合和材料制度)以提供對本發明之實施例的全面性了解。本領域之熟知技術者將清楚明白無須這些具體細節便可實行本發明之實施例。在其他情況下，未詳細說明熟知的特徵(如積體電路設計佈局)以免不必要地模糊本發明之實施例。此外，將了解圖中所示之各種實施例是說明性圖示而不一定按比例繪製。
本文所述之一或更多實施例係針對用於高k金屬閘極技術的複晶矽化物熔絲結構及製造方法。實施例可包括互補金屬氧化物半導體(CMOS)裝置、高k閘極 介電質及/或金屬閘極處理架構、單次可程式(OTP)熔絲、複晶矽化物(複晶矽化物)熔絲結構和程序技術、及可程式熔絲之一或更多者。
通常，本文所述之方法包含程序整合架構， 其能製造複晶矽化物熔絲元件和高k/金屬閘極CMOS技術整合。更具體來說，在一實施例中，光刻和蝕刻圖案化程序係用以在取代型閘極處理之前使假複晶矽結構凹陷以有效地將複晶矽閘極埋在層間介電質氧化物膜下面。所保留的複晶矽閘極接著被矽化且作為單次可程式熔絲結構。 本文所述之實施例可致能熔絲元件架構之替代物以供未來技術節點。再者，本文所述之實施例提供除了標準金屬熔化以外的選擇，其能可直接與高k和金屬閘極為基的CMOS電晶體整合。
為了提供內文，閘極電極最初係從金屬(例 如，鋁)形成。然而，對於許多技術節點而言，金屬氧化物半導體場效電晶體(MOSFET)已包括由複晶矽製成的閘極電極以允許離子植入(例如，用以定制在相同電路中摻雜成N或P型)和矽化(用以降低接觸電阻)。因此，關聯於電路中之MOSFET的熔絲也以矽化複晶矽來製成。普遍地實施所謂的「閘極優先」製程序列以允許複晶矽的全面性沉積、電漿蝕刻定義的閘極長度、輕摻雜的頂端區域、介電質側壁間隔件、及自動對準源極/汲極(即，對閘極電極)。
隨著MOSFET的尺寸在最近的技術節點中繼 續縮小，複晶矽耗盡變成一項日益嚴重的問題。於是，閘極電極現在再次從金屬形成。然而，閘極電極通常不再全然地從鋁形成。為了實現期望的功函數，閘極電極現在通常係從過渡金屬、過渡金屬之合金、或過渡金屬氮化物形成。然而，採用金屬閘極也對替代所謂的「閘極最後」製程提供優勢。閘極最後製程的一個實作包含所謂的「取代型閘極」製程，其允許對電路中的N-FET和P-FET使用不同金屬。當閘極電極中的材料從複晶矽變回金屬時，後段(BEOL)金屬熔絲變成標準熔絲結構。由於技術擴展和後端電阻增加，然而，金屬熔絲被證明為難以保持熔絲元件與寄生繞線電阻之間的電阻差。另一方面，複晶矽化物熔絲係在程式電晶體的相同準位上且通常不會遭受低電阻差問題，可能提供改進的熔絲技術。
再者，本文所述之實施例可與平面型裝置和 架構相容，但也可與非平面架構相容。由此，依照本發明之一或更多實施例，也說明一種非平面高k/金屬閘極技術上的複晶矽化物熔絲結構形成方法。
如下面結合圖來更詳細所述，本文所述之一 或更多實施例係針對程序整合架構，其能在高k和金屬閘極CMOS技術製造期間於某些區域中保留複晶矽。對例如在複晶圖案化程序期間被圖案化之熔絲元件的之後製造保留複晶矽。可進行光刻處理以致能整合架構的複晶矽保留部分。在一個上述實施例中，暴露了用於最終應用的複晶線作為複晶矽化物熔絲元件，而光阻覆蓋了其他複晶閘極 區域。能隨後進行乾蝕刻處理，在此期間複晶熔絲元件被蝕刻和凹陷。在一個上述實施例中，在蝕刻和凹陷程序中實現了在熔絲元件與周圍標準複晶閘極結構之間的微分複晶厚度。在圖案化程序之後，可進行複晶矽矽化程序以製造複晶矽化物熔絲元件。可接著使用假閘極和閘極取代型製程以在標準閘極區域中製造高k和金屬閘極為基的電晶體。然後，在金屬閘極填充和拋光程序之後，可進行接觸形成以在複晶矽化物熔絲元件上提供接觸接合。上述程序可與CMOS技術整合，外加在基板之熔絲區域中的複晶閘極凹槽。
作為CMOS相容複晶矽化物熔絲結構之實 例，第1A圖繪示依照本發明之實施例之具有金屬閘極/高k材料堆疊之MOS-FET電晶體的剖面圖。第1B圖繪示依照本發明之實施例之CMOS相容複晶矽化物熔絲結構的剖面圖。將了解第1A和1B圖之結構可製造於共同基板上，且因此，第1B圖之複晶矽化物熔絲結構係與第1A圖之CMOS高k金屬閘極為基的裝置相容。
參考第1A圖，MOS-FET電晶體100A係形成在基板102(如塊體單晶基板)中和上方。閘極堆疊包括設置於基板102上方的金屬閘極(MG)電極104和高k閘極介電層106。間隔件108係形成於閘極堆疊的側壁上，且層間介電層110係形成於間隔件108的任一側上。源極和汲極區112係設置於基板102中、閘極堆疊的任一側上。
參考第1B圖，複晶矽化物熔絲結構100B係 形成於基板102的隔離區103上方。複晶矽化物熔絲結構100B包括複晶矽「閘極」材料154，其可能設置於介電層156上方。金屬矽化物層170係設置於複晶矽材料154上。可能也包括間隔件158，如第1B圖所示。
第2A-2I圖繪示依照本發明之實施例之代表 在製造複晶矽化物熔絲結構之方法中的各種操作之剖面圖。
參考第2A圖，複晶矽線202在基板200(如 單晶矽基板)上被圖案化。複晶矽線202可包括硬遮罩(HM)204及/或間隔件206，如第2A圖所示。雖然未示出，但絕緣層可設置於基板202與複晶矽線202之間。一或更多線可在隔離區208上製造。上述區域能以沉積氧化物膜(如藉由化學蒸氣沉積(CVD)、高密度電漿沉積(HDP)、或旋塗介電質)來形成。抗反射塗覆層210和圖案化光阻層212接著形成(其可能包含光阻凍結操作)在第1A圖之結構上，如第2B圖所示。藉由圖案化光阻層212來暴露預期用於複晶矽化物熔絲形成的複晶矽線。 參考第2C圖，例如，藉由蝕刻程序來凹陷抗反射塗覆層210以透過抗反射塗覆層210來暴露複晶矽線214。然後移除硬遮罩層和上間隔件部分以暴露複晶矽線214的複晶矽，如第2D圖所示。參考第2E圖，在複晶矽線214的複晶矽上進行金屬沉積/退火或金屬植入/退火程序以提供金屬矽化物層216。產生之結構係複晶矽化物熔絲結構 218。如也在第2E圖中所示，可能也移除電阻和抗反射塗覆層。以與208類似之方法(CVD、HDP、旋塗介電質)形成的層間介電層220接著形成於產生之結構上方，如第2F圖所示。層間介電層220係用以暴露剩餘複晶矽線的硬遮罩，其最終可能被移除，如第2F圖所示。然而，複晶矽化物熔絲結構218不受暴露程序損害，因為它凹陷地比相鄰複晶矽結構更低。參考第2G圖，在取代型閘極製程中移除複晶矽線以提供溝槽222。隨後，在溝槽222中形成高k閘極介電層224和金屬閘極電極226以形成電晶體結構228，如第2H圖所示。參考第2I圖，產生例如穿過介電層232而至複晶矽化物熔絲結構218的接點230。
如全文所述，在一實施例中，用於與CMOS 電晶體裝置並行製造之複晶矽化物熔絲結構的材料堆疊係由從例如具有複晶矽層之鈷(Co)或鎳(Ni)之反應形成的下複晶矽層和上金屬矽化物層組成。在一實施例中，用於複晶矽化物熔絲結構的材料堆疊未被熔斷，且從未留下複晶矽層和上金屬矽化物層。在另一實施例中，用於複晶矽化物熔絲結構的材料堆疊最終被熔斷(例如，形成因對結構施加電壓而產生的電流)，留下矽與金屬之混合物。 亦即，熔斷熔絲可能不具有可辨別的複晶矽層和上金屬矽化物層。在一實施例中，複晶矽具有約20奈米的晶粒大小。
如全文所述，在一實施例中，用於與複晶矽化物熔絲結構並行製造之CMOS電晶體裝置的閘極介電層 係由如(但不限於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或以上之組合的材料組成。此外，一部分閘極介電層可包括從基板的上幾個層形成的一層俱生氧化物。在一實施例中，閘極介電層係由頂部高k部分和由半導體材料之氧化物組成的下部分組成。在一實施例中，閘極介電層係由上部分的氧化鉿和下部分的二氧化矽或氧氮化矽組成。
如全文所述，在一實施例中，用於與複晶矽 化物熔絲結構並行製造之CMOS電晶體裝置的閘極介電層係由如(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物的金屬層組成。在一特定實施例中，閘極電極係由在金屬功函數設定層上方形成的非功函數設定填充材料組成。
在另一種態樣中，非平面複晶矽化物熔絲結 構可被包括為具有非平面架構的嵌入式複晶矽化物熔絲結構。在一實施例中，本文使用參考非平面複晶矽化物熔絲結構以說明具有形成於從基板突出之一或更多鰭片上方之複晶矽/矽化物層的複晶矽化物熔絲結構。作為一實例，第3A圖繪示依照本發明之實施例之用於非平面半導體裝置架構之複晶矽化物熔絲結構的頂部傾斜圖和剖面圖。
參考第3A圖之兩個視圖，半導體結構300包括基板302(僅部分示出)，具有形成於隔離層303上的 非平面裝置304和非平面複晶矽化物熔絲結構306。非平面裝置304包括閘極堆疊308，例如，金屬閘極/高k閘極介電質閘極堆疊。閘極堆疊308係形成於第一複數個鰭片310上方。非平面複晶矽化物熔絲結構306包括非平面複晶矽層312，其包括如剖面圖所示之矽化物層349，形成於第二複數個鰭片311上方。這兩個裝置皆包括間隔件314和接點316。在一實施例中，複晶矽層312和上覆矽化物層349係與複數個鰭片311共形地形成。在一個上述實施例中，介電層(未示出)將複晶矽層312與複數個鰭片311隔離。
在一實施例中，第一和第二複數個鰭片310 和311係從塊體基板302形成，如第3A圖所示。在一個上述實例中，塊體基板302，且因此複數個鰭片310和311可能由能承受製造程序且其中電荷會移動的半導體材料組成。在一實施例中，塊體基板302係由摻有電荷載子(例如，但不限於磷、砷、硼或以上之組合)的結晶矽、矽/鍺、或鍺層組成。在一實施例中；塊體基板302中的矽原子濃度大於97%。在另一實施例中，塊體基板302係由在不同結晶基板頂上生長的外延層(例如，在硼摻雜的塊體矽單晶基板頂上生長的矽外延層)組成。塊體基板302可能另外由Ⅲ-V族材料組成。在一實施例中，塊體基板302係由例如(但不限於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或以上之組合的Ⅲ-V材料組成。在一實施例中，塊體基板302 係由Ⅲ-V材料組成，且電荷載子摻雜物雜質原子是如(但不限於)碳、矽、鍺、氧、硫、硒或碲的原子。在一實施例中，塊體基板302，且因此複數個鰭片310和311是未摻雜的或只有輕摻雜的。在一實施例中，複數個鰭片310和311的至少一部分係應變的。
另外，基板302包括上外延層和下塊體部 分，其中任一者可由可能包括(但不限於)矽、鍺、鍺化矽或Ⅲ-V化合物半導體材料之材料的單晶組成。由可能包括(但不限於)二氧化矽、氮化矽或氧氮化矽之材料組成的中間絕緣層可設置於上外延層與下塊體部分之間。
隔離層303可能由適用於最終電性隔離(或有助於隔離)永久閘極結構與底層塊體基板的材料組成。例如，在一實施例中，隔離介電層303係由如(但不限於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽之介電材料組成。將了解整體層可能被形成且接著被凹陷以最終暴露複數個鰭片310和311的活性部分。
在一實施例中，非平面裝置304係如(但不限於)fin-FET或三閘極裝置的非平面裝置。在上述一實施例中，非平面裝置304的半導體通道區係由三維體組成或形成於三維體中。在一個上述實施例中，閘極堆疊308圍繞三維體的至少頂部表面和一對側壁，如第3A圖所示。在另一實施例中，至少通道區被製成分離的三維體，如在環繞式閘極裝置中。在一個上述實施例中，閘極電極堆疊308完全地圍繞通道區。
如上所述，在一實施例中，半導體裝置304 包括閘極堆疊308，至少部分地圍繞非平面裝置304的一部分。在一個上述實施例中，閘極堆疊308包括閘極介電層和閘極電極層(未個別地示出)。在一實施例中，閘極堆疊308的閘極電極係由金屬閘極組成且閘極介電層係由高k材料組成。
在一實施例中，間隔件314係由如(但不限於)二氧化矽、氧氮化矽或氮化矽的絕緣介電材料組成。在一實施例中，接點316係由金屬物種製成。金屬物種可能是如鎢、鎳或鈷的純金屬、或可能是如金屬-金屬合金或金屬-半導體合金的合金(例如，矽化物材料)。
在另一種態樣中，平面複晶矽化物熔絲結構可能包括在非平面架構內。在一實施例中，本文使用參考平面複晶矽化物熔絲結構以說明具有相鄰於，但不在從基板突出之一或更多鰭片上方所形成之複晶矽/矽化物層的複晶矽化物熔絲結構。作為一實例，第3B圖繪示依照本發明之另一實施例之用於非平面半導體裝置架構之複晶矽化物熔絲結構的剖面圖。
參考第3B圖，半導體結構350包括基板302(僅部分示出)，具有形成於隔離層303上的非平面裝置304和平面複晶矽化物熔絲結構356。非平面裝置304包括閘極堆疊308，例如，金屬閘極/高k閘極介電質閘極堆疊。閘極堆疊308係形成於複數個鰭片310上方。平面複晶矽化物熔絲結構356包括平面複晶矽層362，形成於隔 離層303上方。平面複晶矽層362包括上矽化物層(未示出)。這兩個裝置包括間隔件114和接點116。第3B圖之其他特徵可由類似於對第3A圖所述之那些的材料組成。例如，在一實施例中，複數個鰭片310係從塊體基板302形成，如第3B圖所示。
在第一非平面製造方法中，第4A-4K圖繪示 依照本發明之實施例之代表在製造用於非平面半導體裝置架構的複晶矽化物熔絲結構之方法中的各種操作之剖面圖。參考第4A圖，隔離層402係形成於圖案化塊體基板404上且被凹陷以留下所暴露的複數個鰭片406。第一層的複晶矽408和氮化矽硬遮罩410接著與複數個鰭片406共形地形成，如第4B圖所示。雖然未示出，但絕緣層可能首先形成於鰭片406上以最終將複晶矽層408與鰭片材料隔離。參考第4C圖，進行第一層之複晶矽408和氮化矽硬遮罩410的圖案化程序(例如，光刻和蝕刻程序)以提供複晶矽化物熔絲先質結構412。第二層的複晶矽414接著形成於複晶矽化物熔絲先質結構412上方。例如，藉由化學機械拋光程序來平面化第二層的複晶矽414，且第二硬遮罩層416係形成於其上，如第4D圖所示。參考第4E圖，進行第二層之複晶矽414和第二硬遮罩416的圖案化程序(例如，光刻和蝕刻程序)以提供假閘極結構418，其可能包括間隔件420。假閘極結構418可能接著被遮罩422遮罩，且從複晶矽化物熔絲先質結構412移除硬遮罩410。隨後，在無硬遮罩複晶矽化物熔絲先質結構 412上進行金屬沉積/退火或金屬植入/退火程序以提供金屬矽化物層424。產生之結構係複晶矽化物熔絲結構413，如第4F圖所示。參考第4G圖，遮罩422被移除且層間介電層426(例如，氧化矽)係形成於假閘極結構418和複晶矽化物熔絲結構413上方。層間介電層426被平面化以暴露假閘極結構418的複晶矽，但留存如未暴露的複晶矽化物熔絲結構413。接著移除假閘極結構418的複晶矽，但留存複晶矽化物熔絲結構413，如第4H圖所示。參考第4I圖，形成了永久閘極電極428，例如，(可能具有高k閘極介電層的)金屬閘極電極。形成額外的層間介電材料450且接著形成接觸開口430以暴露永久閘極電極428和複晶矽化物熔絲結構413兩者以供電性連接，如第4J圖所示。參考第4K圖，例如，藉由鎢金屬填充和拋光來形成接點432。永久閘極結構428可能是用於三閘極裝置的閘極結構，而結構413係複晶矽化物熔絲結構。上述方法可能稱為雙重複晶矽沉積方法。
在第二非平面製造方法中，第5A-5K圖繪示依照本發明之實施例之代表在製造用於非平面半導體裝置架構的複晶矽化物熔絲結構之另一方法中的各種操作之剖面圖。參考第5A圖，隔離層502係形成於圖案化塊體基板504上且被凹陷以留下所暴露的複數個鰭片506。第一層的複晶矽508和氮化矽硬遮罩510接著與複數個鰭片506共形地形成，如第5B圖所示。雖然未示出，但絕緣層可能首先形成於鰭片506上以最終將複晶矽層508與鰭 片材料隔離。參考第5C圖，進行氮化矽硬遮罩510的圖案化程序(例如，光刻和蝕刻程序)以提供複晶矽化物熔絲遮罩511。第二層的複晶矽514接著形成於複晶矽化物熔絲遮罩511上方。例如，藉由化學機械拋光程序來平面化第二層的複晶矽514，且第二硬遮罩層516係形成於其上，如第5D圖所示。參考第5E圖，進行第一層之複晶矽508、第二層之複晶矽514和第二硬遮罩516的圖案化程序(例如，光刻和蝕刻程序)以提供假閘極結構518，其可能包括間隔件520，且提供複晶矽化物熔絲先質結構512。假閘極結構518可接著被遮罩522遮罩，且從複晶矽化物熔絲先質結構512移除硬遮罩511。隨後，在無硬遮罩複晶矽化物熔絲先質結構512上進行金屬沉積/退火或金屬植入/退火程序以提供金屬矽化物層524。產生之結構係複晶矽化物熔絲結構513，如第5F圖所示。參考第5G圖，遮罩522被移除且層間介電層526(例如，氧化矽)係形成於假閘極結構518和複晶矽化物熔絲結構513上方。層間介電層526被平面化以暴露假閘極結構518的複晶矽，但留存如未暴露的複晶矽化物熔絲結構513。接著移除假閘極結構518的複晶矽，但留存複晶矽化物熔絲結構513，如第5H圖所示。參考第5I圖，形成了永久閘極電極528，例如，(可能具有高k閘極介電層的)金屬閘極電極。形成額外的層間介電材料550且接著形成接觸開口530以暴露永久閘極電極528和複晶矽化物熔絲結構513兩者以供電性連接，如第5J圖所示。參考第5K圖， 例如，藉由鎢金屬填充和拋光來形成接點532。永久閘極結構528可能是用於三閘極裝置的閘極結構，而結構513係複晶矽化物熔絲結構。上述方法可稱為埋入式硬遮罩堆疊的複晶矽複晶矽化物熔絲方法。
在第三非平面製造方法中，第6A-6L圖繪示 依照本發明之實施例之代表在製造用於非平面半導體裝置架構的複晶矽化物熔絲結構之另一方法中的各種操作之剖面圖。參考第6A圖，隔離層602係形成於圖案化塊體基板604上且被凹陷使複數個鰭片606暴露。第一層的複晶矽608接著形成於鰭片606上方，如第6B圖所示。雖然未示出，但絕緣層可能首先形成於鰭片606上以最終將複晶矽層608與鰭片材料隔離。參考第6C圖，例如，藉由化學機械平面化程序來平面化複晶矽608的層，且接著形成氮化矽硬遮罩610。接著進行氮化矽硬遮罩610和複晶矽608之層的圖案化程序(例如，光刻和蝕刻程序)以提供假閘極結構618和複晶矽化物熔絲先質結構612，其可能包括間隔件620，如第6D圖所示。參考第6E圖，假閘極結構618可接著被遮罩622遮罩。接著例如藉由蝕刻程序來凹陷所暴露之複晶矽化物熔絲先質結構612。在一實施例中，凹陷623包含移除硬遮罩以及複晶矽層的一部分以提供經修改的複晶矽化物熔絲先質結構612’。隨後，在經修改的複晶矽化物熔絲先質結構612’上進行金屬沉積/退火或金屬植入/退火程序以提供金屬矽化物層624。產生之結構係複晶矽化物熔絲結構613，如第6F圖所示。參 考第6G圖，遮罩622被移除且層間介電層626(例如，氧化矽)係形成於假閘極結構618和複晶矽化物熔絲結構613上方。層間介電層626被平面化以暴露假閘極結構618的複晶矽，但留存如未暴露的複晶矽化物熔絲結構613。接著移除假閘極結構618的複晶矽，但留存複晶矽化物熔絲結構613，如第6H圖所示。參考第6I圖，形成了永久閘極電極628，例如，(可能具有高k閘極介電層的)金屬閘極電極。接著形成額外的層間介電材料650，如第6J圖所示。參考第6K圖，接著形成接觸開口630以暴露永久閘極電極628和複晶矽化物熔絲結構613兩者以供電性連接。接著例如藉由鎢金屬填充和拋光來形成接點632，如第6L圖所示。永久閘極結構628可能是用於三閘極裝置的閘極結構，而結構613可能是複晶矽化物熔絲結構。上述方法可稱為凹陷的複晶矽複晶矽化物熔絲方法。
因此，本發明之一或更多實施例解決複晶矽 化物熔絲結構的適當特性。例如，在一實施例中，本文所述之複晶矽化物熔絲結構係與目前和未來程序技術相容，例如，所詳述之複晶矽化物熔絲結構係與三閘極及/或高k/金屬閘極製程流程相容，其中主動裝置的複晶矽係犧牲的且替換成非平面三閘極製程上的金屬閘極架構。
在上述方法中，所暴露之複數個假閘極可能 最終在取代型閘極製程架構中被替換。在上述架構中，如複晶矽的假閘極材料可能被移除且替換成永久閘極電極材料。在一個上述實施例中，永久閘極介電層也在此程序中 形成，而不是從較早的處理來完成。在一實施例中，如上所述，從移除對矽化物形成所保留的複晶矽來隔絕對複晶矽化物熔絲所保留的結構。
在一實施例中，複數個假閘極會藉由乾蝕刻 或濕蝕刻程序來移除。在一實施例中，複數個假閘極係由複晶矽或非晶矽組成且以包含SF6的乾蝕刻程序來移除。 在另一實施例中，複數個假閘極係由複晶矽或非晶矽組成且以包含水性NH4OH或四甲基氫氧化銨的濕蝕刻程序來移除。在一實施例中，複數個假閘極係由氮化矽組成且以包括水性磷酸的濕蝕刻來移除。
也許更一般而言，本發明之一或更多實施例 也可針對閘極對準的接觸程序。可能實作上述程序以對半導體結構製造(例如，對積體電路製造)形成接觸結構。
在一實施例中，接觸圖案被形成為對準現有的閘極圖案。 對照之下，傳統方法通常包含額外的光刻程序，其中結合選擇性接觸蝕刻來將光刻接觸圖案緊密對準現有的閘極圖案。例如，傳統程序可能包括以分別圖案化接點和接觸栓來圖案化複晶(閘極)網格。
第7圖繪示依照本發明之一個實作的計算裝 置700。計算裝置700容納主機板702。主機板702可包括一些元件，包括但不限於處理器704和至少一個通訊晶片706。處理器704係實體且電性耦接至主機板702。在一些實作中，至少一個通訊晶片706也是實體且電性耦接至主機板702。在其他實作中，通訊晶片706是處理器 704的一部分。
依據其應用，計算裝置700可包括可能或可 能不是實體且電性耦接至主機板702的其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)等等)。
通訊晶片706啟動無線通訊來傳輸資料至計 算裝置700且從計算裝置700傳輸資料。「無線」之詞及其衍生詞可用以說明可藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能不包含任何線路。通訊晶片706可能實作一些無線標準或協定，包括但不限於WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物之任一者、以及指定為3G、4G、5G以上的任何其他無線協定。計算裝置700可包括複數個通訊晶片706。例如，第一通訊晶片706可能 專用於如WiFi和藍芽之較短範圍的無線通訊，且第二通訊晶片706可能專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
計算裝置700的處理器704包括封裝在處理 器704內的積體電路晶粒。在本發明之一些實作中，處理器的積體電路晶粒包括一或更多被動裝置，如依照本發明之實作建立的複晶矽化物熔絲結構。「處理器」之詞可能指任何裝置或處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可能儲存在暫存器及/或記憶體中之其他電子資料的裝置之部分。
通訊晶片706也包括封裝在通訊晶片706內 的積體電路晶粒。依照本發明之另一實作，通訊晶片的積體電路晶粒包括一或更多被動裝置，如依照本發明之實作建立的複晶矽化物熔絲結構。
在其他實作中，容納在計算裝置700內的另 一元件可包含積體電路晶粒，其包括一或更多被動裝置，如依照本發明之實作建立的複晶矽化物熔絲結構。
在各種實作中，計算裝置700可能是膝上型 電腦、小筆電、筆記型電腦、纖薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在其他實作中，計算裝置700可能是任何其他處理資料的電子裝置。
因此，本發明之實施例包括CMOS相容複晶 矽化物熔絲結構及製造CMOS相容複晶矽化物熔絲結構的方法。
在一實施例中，一種半導體結構包括一基板。複晶矽化物熔絲結構係設置於基板上方且包括矽和一金屬。金屬氧化物半導體(MOS)電晶體結構係設置於基板上方且包括一金屬閘極電極。
在一實施例中，複晶矽化物熔絲結構未被編程且係由在一層複晶矽上的一層金屬矽化物組成。
在一實施例中，複晶矽化物熔絲結構被編程且係由矽與金屬之混合物組成。
在一實施例中，MOS電晶體結構更包括一高k閘極介電層。
在一實施例中，高k閘極介電層係設置於金屬閘極電極與基板之間，且沿著金屬閘極電極的側壁。
在一實施例中，複晶矽化物熔絲結構的金屬係鎳或鈷。
在一實施例中，基板係一塊體單晶矽基板，MOS電晶體結構係設置於塊體單晶矽基板上，且複晶矽化物熔絲結構係設置於佈置在塊體單晶矽基板中的一隔離區域上。
在一實施例中，一種半導體結構包括第一和第二半導體鰭片，設置於一基板上方。複晶矽化物熔絲結構係設置於第一半導體鰭片上方但不在第二半導體鰭片上 方。複晶矽化物熔絲結構包括矽和一金屬。金屬氧化物半導體(MOS)電晶體結構係從第二半導體鰭片但不從第一半導體鰭片形成。MOS電晶體結構包括一金屬閘極電極。
在一實施例中，複晶矽化物熔絲結構未被編程且係由在一層複晶矽上的一層金屬矽化物組成。
在一實施例中，複晶矽化物熔絲結構被編程且係由矽與金屬之混合物組成。
在一實施例中，MOS電晶體結構更包括一高k閘極介電層。
在一實施例中，高k閘極介電層係設置於金屬閘極電極與第二半導體鰭片之間，且沿著金屬閘極電極的側壁。
在一實施例中，複晶矽化物熔絲結構的金屬係鎳或鈷。
在一實施例中，複晶矽化物熔絲結構係設置於佈置在第一半導體鰭片上的一電絕緣層上。
在一實施例中，第一半導體鰭片係屬於第一複數個半導體鰭片且第二半導體鰭片係屬於第二複數個半導體鰭片。複晶矽化物熔絲結構係設置於第一複數個半導體鰭片上方但不在第二複數個半導體鰭片上方。MOS電晶體結構係從第二複數個半導體鰭片但不從第一複數個半導體鰭片形成。
在一實施例中，第一和第二複數個半導體鰭 片係電性耦接至一底層塊體半導體基板。
在一實施例中，複晶矽化物熔絲結構係一非 平面複晶矽化物熔絲結構。
在一實施例中，一種半導體結構包括第一和 第二半導體鰭片，設置於一基板上方。隔離區域係設置於在第一與第二半導體鰭片之間的基板上方，且位於低於第一和第二半導體鰭片的高度處。複晶矽化物熔絲結構係設置於隔離區域上方但不在第一和第二半導體鰭片上方。複晶矽化物熔絲結構包括矽和一金屬。第一和第二金屬氧化物半導體(MOS)電晶體結構係分別從第一和第二半導體鰭片形成。MOS電晶體結構各包括一金屬閘極電極。
在一實施例中，複晶矽化物熔絲結構未被編 程且係由在一層複晶矽上的一層金屬矽化物組成。
在一實施例中，複晶矽化物熔絲結構被編程 且係由矽與金屬之混合物組成。
在一實施例中，第一和第二MOS電晶體結構 之各者更包括一高k閘極介電層，且高k閘極介電層係設置於金屬閘極電極與各別第一或第二半導體鰭片之間，且沿金屬閘極電極的側壁。
在一實施例中，複晶矽化物熔絲結構的金屬 係鎳或鈷。
在一實施例中，第一半導體鰭片係屬於第一 複數個半導體鰭片且第二半導體鰭片係屬於第二複數個半導體鰭片。第一MOS電晶體結構係從第一複數個半導體 鰭片形成且第二MOS電晶體結構係從第二複數個半導體鰭片形成。第一和第二複數個半導體鰭片係電性耦接至一底層塊體半導體基板。
在一實施例中，複晶矽化物熔絲結構係一平面複晶矽化物熔絲結構。
在一實施例中，複晶矽化物熔絲結構具有一最上表面，位於低於第一和第二半導體鰭片之高度的高度處。
100A‧‧‧電晶體
100B‧‧‧複晶矽化物熔絲結構
102‧‧‧基板
103‧‧‧隔離區
104‧‧‧金屬閘極電極
106‧‧‧閘極介電層
108‧‧‧間隔件
110‧‧‧層間介電層
112‧‧‧源極和汲極區
154‧‧‧複晶矽材料
156‧‧‧介電層
158‧‧‧間隔件
170‧‧‧金屬矽化物層

Claims (25)

  1. 一種半導體結構，包含：一基板；一複晶矽化物熔絲結構，設置於該基板上方且包含矽和一金屬；及一金屬氧化物半導體(MOS)電晶體結構，設置於該基板上方，該MOS電晶體結構包含一金屬閘極電極。
  2. 如申請專利範圍第1項所述之半導體結構，其中該複晶矽化物熔絲結構未被編程且包含在一層複晶矽上的一層金屬矽化物。
  3. 如申請專利範圍第1項所述之半導體結構，其中該複晶矽化物熔絲結構被編程且包含該矽與該金屬之混合物。
  4. 如申請專利範圍第1項所述之半導體結構，其中該MOS電晶體結構更包含一高k閘極介電層。
  5. 如申請專利範圍第4項所述之半導體結構，其中該高k閘極介電層係設置於該金屬閘極電極與該基板之間，且沿著該金屬閘極電極的側壁。
  6. 如申請專利範圍第1項所述之半導體結構，其中該複晶矽化物熔絲結構的該金屬係鎳或鈷。
  7. 如申請專利範圍第1項所述之半導體結構，其中該基板係一塊體單晶矽基板，該MOS電晶體結構係設置於該塊體單晶矽基板上，且該複晶矽化物熔絲結構係設置於佈置在該塊體單晶矽基板中的一隔離區域上。
  8. 一種半導體結構，包含：第一和第二半導體鰭片，設置於一基板上方；一複晶矽化物熔絲結構，設置於該第一半導體鰭片上方但不在該第二半導體鰭片上方，該複晶矽化物熔絲結構包含矽和一金屬；及一金屬氧化物半導體(MOS)電晶體結構，從該第二半導體鰭片但不從該第一半導體鰭片形成，該MOS電晶體結構包含一金屬閘極電極。
  9. 如申請專利範圍第8項所述之半導體結構，其中該複晶矽化物熔絲結構未被編程且包含在一層複晶矽上的一層金屬矽化物。
  10. 如申請專利範圍第8項所述之半導體結構，其中該複晶矽化物熔絲結構被編程且包含該矽與該金屬之混合物。
  11. 如申請專利範圍第8項所述之半導體結構，其中該MOS電晶體結構更包含一高k閘極介電層。
  12. 如申請專利範圍第11項所述之半導體結構，其中該高k閘極介電層係設置於該金屬閘極電極與該第二半導體鰭片之間，且沿著該金屬閘極電極的側壁。
  13. 如申請專利範圍第8項所述之半導體結構，其中該複晶矽化物熔絲結構的該金屬係鎳或鈷。
  14. 如申請專利範圍第8項所述之半導體結構，其中該複晶矽化物熔絲結構係設置於佈置在該第一半導體鰭片上的一電絕緣層上。
  15. 如申請專利範圍第8項所述之半導體結構，其中該第一半導體鰭片係屬於一第一複數個半導體鰭片且該第二半導體鰭片係屬於一第二複數個半導體鰭片，其中該複晶矽化物熔絲結構係設置於該第一複數個半導體鰭片上方但不在該第二複數個半導體鰭片上方，且其中該MOS電晶體結構係從該第二複數個半導體鰭片但不從該第一複數個半導體鰭片形成。
  16. 如申請專利範圍第15項所述之半導體結構，其中該第一和第二複數個半導體鰭片係電性耦接至一底層塊體半導體基板。
  17. 如申請專利範圍第8項所述之半導體結構，其中該複晶矽化物熔絲結構係一非平面複晶矽化物熔絲結構。
  18. 一種半導體結構，包含：第一和第二半導體鰭片，設置於一基板上方；一隔離區域，設置於在該第一與第二半導體鰭片之間的該基板上方，且位於低於該第一和第二半導體鰭片的高度處；一複晶矽化物熔絲結構，設置於該隔離區域上方但不在該第一和第二半導體鰭片上方，該複晶矽化物熔絲結構包含矽和一金屬；及第一和第二金屬氧化物半導體(MOS)電晶體結構，分別從該第一和第二半導體鰭片形成，該MOS電晶體結構各包含一金屬閘極電極。
  19. 如申請專利範圍第18項所述之半導體結構，其 中該複晶矽化物熔絲結構未被編程且包含在一層複晶矽上的一層金屬矽化物。
  20. 如申請專利範圍第18項所述之半導體結構，其中該複晶矽化物熔絲結構被編程且包含該矽與該金屬之混合物。
  21. 如申請專利範圍第18項所述之半導體結構，其中該第一和第二MOS電晶體結構之各者更包含一高k閘極介電層，且其中該高k閘極介電層係設置於該金屬閘極電極與各別第一或第二半導體鰭片之間，且沿著該金屬閘極電極的側壁。
  22. 如申請專利範圍第18項所述之半導體結構，其中該複晶矽化物熔絲結構的該金屬係鎳或鈷。
  23. 如申請專利範圍第18項所述之半導體結構，其中該第一半導體鰭片係屬於一第一複數個半導體鰭片且該第二半導體鰭片係屬於一第二複數個半導體鰭片，其中該第一MOS電晶體結構係從該第一複數個半導體鰭片形成且該第二MOS電晶體結構係從該第二複數個半導體鰭片形成，且其中該第一和第二複數個半導體鰭片係電性耦接至一底層塊體半導體基板。
  24. 如申請專利範圍第18項所述之半導體結構，其中該複晶矽化物熔絲結構係一平面複晶矽化物熔絲結構。
  25. 如申請專利範圍第18項所述之半導體結構，其中該複晶矽化物熔絲結構具有一最上表面，位於低於該第一和第二半導體鰭片之高度的高度處。
TW103120699A 2013-06-25 2014-06-16 Ｃｍｏｓ相容複晶矽化物熔絲結構及其製造方法 TWI567940B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/047626 WO2014209285A1 (en) 2013-06-25 2013-06-25 Cmos-compatible polycide fuse structure and method of fabricating same

Publications (2)

Publication Number Publication Date
TW201513304A true TW201513304A (zh) 2015-04-01
TWI567940B TWI567940B (zh) 2017-01-21

Family

ID=52142429

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103120699A TWI567940B (zh) 2013-06-25 2014-06-16 Ｃｍｏｓ相容複晶矽化物熔絲結構及其製造方法

Country Status (7)

Country Link
US (1) US9881927B2 (zh)
KR (2) KR102101763B1 (zh)
CN (1) CN105283961B (zh)
DE (1) DE112013007051T5 (zh)
GB (1) GB2529955B (zh)
TW (1) TWI567940B (zh)
WO (1) WO2014209285A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676268B (zh) * 2018-03-09 2019-11-01 新加坡商格羅方德半導體私人有限公司 在ｆｄｓｏｉ架構上之ｏｔｐ－ｍｔｐ及其製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890260B2 (en) * 2009-09-04 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polysilicon design for replacement gate technology
US9728642B2 (en) * 2015-11-04 2017-08-08 International Business Machines Corporation Retaining strain in finFET devices
US9754875B1 (en) * 2016-07-20 2017-09-05 International Business Machines Corporation Designable channel FinFET fuse
US10522536B2 (en) * 2016-08-03 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with gate stacks
WO2018118087A1 (en) * 2016-12-23 2018-06-28 Intel Corporation Metal fuse and self-aligned gate edge (sage) architecture having a metal fuse
KR102387465B1 (ko) 2017-03-09 2022-04-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN107256855B (zh) * 2017-07-11 2019-07-12 上海华力微电子有限公司 一种熔断器及其制造方法
US10304685B2 (en) * 2017-08-14 2019-05-28 United Microelectronics Corp. Manufacturing method of integrated circuit
US11081562B2 (en) * 2020-01-06 2021-08-03 Nanya Technology Corporation Semiconductor device with a programmable contact and method for fabricating the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208549B1 (en) * 2000-02-24 2001-03-27 Xilinx, Inc. One-time programmable poly-fuse circuit for implementing non-volatile functions in a standard sub 0.35 micron CMOS
JP2002237524A (ja) 2001-02-09 2002-08-23 Seiko Instruments Inc 相補型ｍｏｓ半導体装置
KR100425452B1 (ko) * 2001-07-04 2004-03-30 삼성전자주식회사 반도체 소자의 리페어 퓨즈 개구 방법
US7067359B2 (en) * 2004-03-26 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an electrical fuse for silicon-on-insulator devices
US20070111403A1 (en) * 2005-11-15 2007-05-17 Chun Jiang Polycide fuse with reduced programming time
US7960760B2 (en) 2006-12-28 2011-06-14 Texas Instruments Incorporated Electrically programmable fuse
JP2009016706A (ja) * 2007-07-09 2009-01-22 Sony Corp 半導体装置およびその製造方法
US20090243032A1 (en) 2008-03-27 2009-10-01 Shi-Bai Chen Electrical fuse structure
US8159040B2 (en) 2008-05-13 2012-04-17 International Business Machines Corporation Metal gate integration structure and method including metal fuse, anti-fuse and/or resistor
KR20100010724A (ko) * 2008-07-23 2010-02-02 주식회사 하이닉스반도체 퓨즈를 구비하는 반도체 장치 및 그 제조방법
US8035191B2 (en) * 2008-12-02 2011-10-11 United Microelectronics Corp. Contact efuse structure
US8053809B2 (en) * 2009-05-26 2011-11-08 International Business Machines Corporation Device including high-K metal gate finfet and resistive structure and method of forming thereof
US7927977B2 (en) 2009-07-15 2011-04-19 Sandisk 3D Llc Method of making damascene diodes using sacrificial material
US8492286B2 (en) * 2010-11-22 2013-07-23 International Business Machines Corporation Method of forming E-fuse in replacement metal gate manufacturing process
US8716831B2 (en) 2011-09-29 2014-05-06 Broadcom Corporation One time programmable structure using a gate last high-K metal gate process
US9466696B2 (en) * 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676268B (zh) * 2018-03-09 2019-11-01 新加坡商格羅方德半導體私人有限公司 在ｆｄｓｏｉ架構上之ｏｔｐ－ｍｔｐ及其製造方法
US10720513B2 (en) 2018-03-09 2020-07-21 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same
US11646360B2 (en) 2018-03-09 2023-05-09 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same

Also Published As

Publication number Publication date
GB2529955A (en) 2016-03-09
GB201520616D0 (en) 2016-01-06
WO2014209285A1 (en) 2014-12-31
KR102101763B1 (ko) 2020-04-20
KR20200036057A (ko) 2020-04-06
KR20160026849A (ko) 2016-03-09
CN105283961B (zh) 2019-11-05
US20160056162A1 (en) 2016-02-25
GB2529955B (en) 2020-01-22
KR102241180B1 (ko) 2021-04-16
DE112013007051T5 (de) 2016-03-03
TWI567940B (zh) 2017-01-21
CN105283961A (zh) 2016-01-27
US9881927B2 (en) 2018-01-30

Similar Documents

Publication Publication Date Title
TWI567940B (zh) Ｃｍｏｓ相容複晶矽化物熔絲結構及其製造方法
TWI552311B (zh) 用於非平面半導體裝置架構的精密電阻器
TWI609494B (zh) 具有摻雜子鰭區域的非平面半導體裝置及其製造方法
CN106415800B (zh) 自对准栅极边缘和局部互连件及其制造方法
TWI540721B (zh) 具有多層順應基底之非平面半導體裝置
KR20160061964A (ko) 시스템 온 칩(ｓｏｃ) 애플리케이션들을 위한 수직 비평면 반도체 디바이스
TWI532185B (zh) 有頂阻擋層的具有自對準鰭部的非平面半導體裝置
TW202236676A (zh) 半導體結構及系統晶片（ＳｏＣ）積體電路及其製造方法
KR20210083155A (ko) 기판이 제거된 게이트 올 어라운드 집적 회로 구조체
KR20230042627A (ko) 유전체 게이트 벽 및 유전체 게이트 플러그를 갖는 집적 회로 구조
TW202335239A (zh) 具有含金屬之源極或汲極結構的積體電路結構
US20210408258A1 (en) Integrated circuit structures including a titanium silicide material
TW201820532A (zh) 具有雙閘極介電質之超縮放鰭間距製程及其所產生之結構
KR20220037951A (ko) 인접 아일랜드 구조체들을 갖는 게이트-올-어라운드 집적 회로 구조체들의 제조
TW201731024A (zh) 用於可撓性電路設計的金屬氧化物多晶矽可調電阻器及其製造方法
JP2017130677A (ja) ドープサブフィン領域があるオメガフィンを有する非プレーナ型半導体デバイスおよびそれを製造する方法
TW202414827A (zh) 半導體結構及系統晶片（ＳｏＣ）積體電路及其製造方法