CN110431665A - 存储器单元及集成式结构 - Google Patents
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Abstract
一种存储器单元按以下次序包括：沟道材料、电荷通过结构、电荷存储材料、电荷阻挡区域及控制栅极。所述电荷通过结构包括：第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间。所述第一材料的介电常数(k)小于5.0。所述第二材料的能带隙(BG)与电子亲和力(chi)的和不大于6.7eV。所述第二材料的k是至少5.0。所述第三材料的BG与chi的和小于9.0eV且比所述第二材料的所述BG与所述chi的所述和大至少0.5eV。
Description
技术领域
本文中所揭示的实施例涉及存储器单元且涉及集成式结构，举例来说，并入有存储器单元的那些集成式结构。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有众多用途。举例来说，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置在固态驱动器中利用快闪存储器来代替常规硬驱动器变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中流行，这是因为其使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且能够提供使装置远程升级以实现增强特征的能力。
NAND可为集成式快闪存储器的基本架构。NAND单元单位包含串联耦合到存储器单元的串联组合(其中所述串联组合通常被称为NAND串)的至少一个选择装置。NAND架构可经配置于包括竖直堆叠的存储器单元的三维布置中。期望开发经改善的NAND架构。
附图说明
图1是具有实例性NAND存储器阵列的区域的实例性集成式结构的图解性横截面侧视图。
图2是图解说明类似于图1的集成式结构的集成式结构的实例性操作特性的能带图。
图3是图解说明与图1的集成式结构相似的集成式结构的实例性操作特性的能带图，且对应于其实例性操作特性在图2中进行展示的相同结构。
图4是图解说明类似于图1的集成式结构的另一集成式结构及图2的集成式结构的替代方案的实例性操作特性的能带图。
具体实施方式
NAND存储器单元的操作可包括沟道材料与电荷存储材料之间的电荷移动，其中“电荷”移动对应于电荷载子(例如，电子及空穴)的移动。举例来说，编程NAND存储器单元可包括将电荷(例如，电子)从沟道材料移动到电荷存储材料中，且然后将电荷存储于电荷存储材料内。擦除NAND存储器单元可包括将空穴移动到电荷存储材料中以与存储于电荷存储材料中的电子重新组合，且借此从电荷存储材料释放电荷。电荷存储材料可包括电荷陷获材料(举例来说，氮化硅、金属点等)，所述电荷陷获材料可逆地陷获电荷载子。期望电荷陷获材料具有适当电荷陷获机率及/或电荷陷获速率以便将电荷载子有效地陷获并保留于电荷陷获材料内。电荷陷获材料的电荷陷获机率及电荷陷获速率可与电荷陷获材料内的电荷陷阱的体积密度、电荷陷阱的能量(即，能量阱中的电荷陷阱的深度)等有关。
沟道材料可通过绝缘体/绝缘(insulating)/绝缘(insulative)(即，在本文中为电绝缘的)材料与电荷存储材料分离，且此类绝缘体材料可由有效氧化物厚度(EOT)来表征。可期望绝缘体材料具有足以防止电荷从电荷存储材料到沟道材料的不期望反向迁移(即，泄漏)的EOT。然而，增加的EOT可增加从具有相对深的电荷陷阱的材料移除经陷获电荷的困难。因此，期望工程设计绝缘体材料，所述绝缘体材料适于将电荷存储材料与沟道材料间隔开以实现用于防止不期望泄漏的所要EOT，同时还准许经深陷获的电荷在擦除操作期间被移除。此外，通常还期望此绝缘体材料不会将电荷载子寄生地陷获于其中，或期望使此寄生陷获最小化。一些实施例包含经改善的NAND存储器单元，所述经改善的NAND存储器单元将电荷通过结构并入于介于电荷存储结构与沟道材料之间的绝缘体材料内或作为所述绝缘体材料。参考图1到4来描述实例性实施例。
参考图1，图解说明集成式结构10的一部分，其中此部分是3维(3D)NAND存储器阵列12的片段。集成式结构10包括竖直堆叠15，所述竖直堆叠包括竖直交替层级18及20。实例性层级20包括导体/导电(conducting)/导电(conductive)(即，在本文中为电的)材料19，且实例性层级18包括绝缘体材料26。实例性绝缘体材料26是经掺杂或未经掺杂的二氧化硅。在一个实施例中且如所展示，导电材料19包括导电材料28及30。在一个实施例中，导电材料28可被视为导电芯，且导电材料30可被视为环绕所述导电芯的外导电层。导电材料28及30可包括相对彼此不同的组合物。每一者的实例包含元素金属(例如，钨、钛、铜等)、导电金属化合物(例如，金属氮化物、金属硅化物、金属碳化物等)及经导电掺杂的半导电材料(例如，硅、镓等)，包含其的混合物。在一个实施例中，绝缘体材料32形成环绕外导电材料层30的绝缘衬里，且可包括高k材料(例如，氧化铝)，其中“高k”意指大于二氧化硅的介电常数的介电常数。替代地且仅以实例的方式，绝缘体材料32可被消除及/或导电材料19可为均质的。层级18及20可具有任何适合竖直厚度。在一些实施例中，层级18及层级20可具有大约10纳米(nm)到300nm的相应竖直厚度。在一些实施例中，层级18及20具有相同竖直厚度且在其它实施例中具有不同竖直厚度。
在实例性实施例中，绝缘体材料26与32一起形成侧壁38，所述侧壁在一个实施例中是竖直的。侧壁38可被视为延伸穿过堆叠15的开口40的侧壁。开口40可在从上方或在水平横截面中观看时具有连续形状，且可为(举例来说)圆形、椭圆形等。因此，图1的侧壁38可由围绕开口40的外围延伸的连续侧壁组成。
在一些实施例中，层级20可为NAND存储器阵列的字线层级。字线层级20的实例性端子端34可充当NAND存储器单元36的控制栅极区域35，其中存储器单元36的近似位置在图1中用括号指示。如所展示，存储器单元36经竖直堆叠且形成存储器单元36的竖向延伸的(例如，竖直)串49(例如，NAND串)，其中每一串中的存储器单元的数目是至少部分地由层级20的数目来确定。所述堆叠可包括任何适合数目个含导电材料的层级20。举例来说，堆叠可具有8个此类层级、16个此类层级、32个此类层级、64个此类层级、512个此类层级、1028个此类层级等。另外，存储器单元36可经构造为相对于个别开口40而有效地完全包绕，使得每一开口40具有一个且仅有一个竖向延伸的串49(例如，个别串49在水平横截面中是连续完全包绕的环形圈)。替代地，存储器单元36可经构造为相对于个别开口40而有效地并非完全包绕，使得每一开口40可具有两个或多于两个竖向延伸的串49(例如，多个存储器单元36，其中每层级20具有多个字线)。
沟道材料58在开口40内沿着竖直堆叠15竖向延伸。此沟道材料可包括任何适合的材料，举例来说，包括经适当掺杂的硅、基本上由经适当掺杂的硅组成或由经适当掺杂的硅组成。沟道材料58(如所展示)包括竖向延伸的圆柱体，举例来说，如通常所称的中空沟道配置。沟道材料58的径向内部体积可包括空隙空间(未展示)或可包括在沟道材料58内沿着开口40的中部径向延伸的绝缘体材料60。绝缘体材料60可包括(举例来说)二氧化硅、氮化硅等。在另一实例性实施例中，沟道材料58可完全地填充(未展示)开口40的中心区域以在此中心区域内形成沟道材料的竖向延伸的基座。
电荷通过结构48从沟道材料58横向(例如，径向)向外且沿着所述沟道材料竖向延伸。电荷通过结构48包括最靠近于沟道材料58的第一材料54及距沟道材料58最远的第三材料50。第二材料52介于第一材料54与第三材料50之间。在一个实施例中，第一材料54直接抵靠第二材料52。在一个实施例中，第二材料52直接抵靠第三材料50。虚线51经提供以图解性地图解说明第一材料54与第二材料52之间的近似边界，且虚线53经提供以图解性地图解说明第二材料52与第三材料50之间的近似边界。在一些实施例中，第一材料54及第三材料50中的一者或两者并不直接抵靠(未展示)第二材料52。在所展示的实施例中，材料50、52及54具有彼此相同的水平宽度/厚度。在其它实施例中，材料50、52及54中的一或多者可具有与材料50、52及54中的其它者相比不同的水平厚度(未展示)。以实例的方式，材料50、52及54中的每一者的水平厚度是65nm到500nm。下文描述电荷通过结构48的材料54、52及50的额外属性。
电荷存储材料44从电荷通过结构48横向(例如，径向)向外且位于包括导电材料19的层级20内。电荷存储材料44可包括任一(任何)适合组合物，且在一些实施例中可包括浮动栅极材料(举例来说，经掺杂或未经掺杂的硅)或电荷陷获材料(举例来说，氮化硅、金属点等)。在一些实施例中，电荷存储材料44可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。在一些实施例中，电荷存储材料44可由氮化硅组成，且可具有15nm到500nm的厚度。在一个实施例中且如所展示，电荷存储材料44沿着电荷通过结构48竖向延伸，在一个实施例中，电荷存储材料44直接抵靠电荷通过结构48，且在一个实施例中，电荷存储材料44直接抵靠电荷通过结构48的第三材料50。
电荷阻挡区域位于层级20内。此区域从电荷通过结构48横向(例如，径向)向外且从导电材料19横向(例如，径向)向内。实例性电荷阻挡区域(如所展示)包括绝缘体材料42(例如，当存在时与绝缘体材料32组合)。绝缘体材料42可包括任一(任何)适合组合物(举例来说，一或多种氧化物，例如二氧化硅等)，且可具有任何适合厚度(例如，100nm到300nm)。以其它实例的方式，电荷阻挡区域可包括电荷存储材料(例如，材料44)的横向(例如，径向)外部分，其中此电荷存储材料是绝缘的(例如，在绝缘电荷存储材料44与导电材料19之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，在不存在任何单独组合物绝缘体材料32/42的情况下，电荷存储材料与控制栅极的导电材料的界面可足以充当电荷阻挡区域。此外，导电材料19与材料32/42(当存在时)的界面57联合绝缘体材料32/42可一起充当电荷阻挡区域，且替代地或另外可充当绝缘电荷存储材料(例如，氮化硅材料44)的横向外区域。电荷阻挡部可在存储器单元中具有以下功能：在编程模式中，电荷阻挡部可阻止电荷载子从电荷存储材料(例如，浮动栅极材料、电荷陷获材料等)朝向控制栅极向外流出，且在擦除模式中，电荷阻挡部可阻止电荷载子从控制栅极流动到电荷存储材料中。因此，电荷阻挡部可用于阻挡电荷在个别存储器单元的控制栅极区域与电荷存储材料之间迁移。
实例性实施例中的堆叠15由基底62支撑。在基底62与堆叠15之间展示中断区以指示在基底62与堆叠15之间可存在额外材料及/或集成电路结构。在一些应用中，此些额外集成材料可包含(举例来说)源极侧选择栅极材料(SGS材料)。基底62可包括半导体材料，所述半导体材料(举例来说)包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底62可被称为半导体衬底。在此文件的上下文中，术语“半导体衬底”或“半导电衬底”经定义以意指包括半导电材料的任一构造，所述半导电材料包含但不限于块体半导电材料(例如，半导电晶片)(单独地或者在包括其上的其它材料的组合件中)及半导电材料层(单独地或者在包括其它材料的组合件中)。术语“衬底”是指包含但不限于上文所描述的半导电衬底的任一支撑结构。在一些应用中，基底62可对应于含有与集成电路制作相关联的一或多种材料的半导体衬底。此些材料可包含(举例来说)耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
在一个实施例中，电荷通过结构48的第一材料54直接抵靠沟道材料58。在一个实施例中，电荷通过结构48的第三材料50直接抵靠电荷存储材料44。无论如何，在第一实施例中，第一材料54的介电常数(k)小于5.0(即，不包含5.0)。在此第一实施例中，第二材料52的能带隙(BG)与电子亲和力(chi)的和不大于6.7eV(即，包含6.7)且第二材料52的k是至少5.0(即，包含5.0)。在此第一实施例中，第三材料50的BG与chi的和小于9.0eV且比第二材料52的BG与chi的和大至少0.5eV。
在一些第一实施例中，第一材料54的k是至少3.5。在一些第一实施例中，第一材料54的至少大部分(即，大于50％最多到100％且包含100％)是氧化硅(例如，SiO2、非化学计量的氧化硅、含有超过硅原子及氧原子的额外原子的氧化硅等)。在一些第一实施例中，第一材料54不含氧化硅。在此文件的上下文中，“不含”所陈述材料包含在所陈述材料(在此实例中，第一材料54)中是从0摩尔％到不超过0.001摩尔％。
在一些第一实施例中，第二材料52的BG与chi的和是至少4.5eV、在一些此类实施例中是至少5.0eV、在一些此类实施例中不大于6.5eV、在一些此类实施例中不大于6.0eV且在一些此类实施例中是从4.0eV到6.7eV。在一些第一实施例中，第二材料52的k不大于60.0、在一些此类实施例中是从10.0到40.0且在一些此类实施例中是从10.0到25.0。
在一些第一实施例中，第二材料52包括铪、锆、钽、铌或钛的氧化物、硅酸盐、铝酸盐及五倍子酸盐中的至少一者，包含铪、锆、钽、铌及钛中的两者或多于两者的混合物。在一些此类实施例中，氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者是化学计量的且在替代的此些实施例中是非化学计量的。在一些非化学计量实施例中，氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者包含铪、锆、钽、铌及钛中的两者或多于两者的混合物。特定实例包含(不管是化学计量的还是非化学计量的)氧化铪、硅酸铪、铝酸铪、五倍子酸铪、氧化锆、硅酸锆、铝酸锆、五倍子酸锆、氧化钽、硅酸钽、铝酸钽、五倍子酸钽、氧化铌、硅酸铌、铝酸铌、五倍子酸铌、氧化钛、硅酸钛、铝酸钛、五倍子酸钛及硅酸镓。在一些第一实施例中，第二材料52不含氮化硅(无论是化学计量的还是非化学计量的)。
在一些第一实施例中，第三材料50的BG是从4.0eV到7.0eV且第三材料的chi是从1.0eV到2.5eV。在一些此类实施例中，第三材料50的BG与chi的和是至少5.0eV、在一些此类实施例中是从7.0eV到8.5eV且在一些此类实施例中是从7.5eV到8.0eV。在一些实施例中，第三材料50包括铪、锆、钽、铌或钛的氧化物、硅酸盐、铝酸盐及五倍子酸盐中的至少一者，包含铪、锆、钽、铌及钛中的两者或多于两者的混合物，举例来说，如上文参考第二材料52所描述(即，其中第三材料50的BG与chi的和小于9.0eV且比第一实施例中的第二材料52的BG与chi的和大至少0.5eV)。在一些此类实施例中，氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者是化学计量的且在替代的此些实施例中是非化学计量的。在一些非化学计量实施例中，氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者包含铪、锆、钽、铌及钛中的两者或多于两者的混合物。
在第二实施例中，第一材料54的k是从3.5到小于5.0，第一材料54的BG是从8.5eV到9.5eV，且第一材料54的chi是从0.7eV到1.1eV。在此第二实施例中，第二材料52的k是从5.0到60.0，第二材料52的BG是从3.5eV到5.0eV，且第二材料52的chi是从1.0eV到3.0eV。在此第二实施例中，第三材料50的k小于第二材料52的k且还是至少4.0，第三材料50的BG是从4.0eV到7.0eV，且第三材料50的chi是从1.0eV到2.5eV。在一些第二实施例中，第二材料52的k是至少9.0，第二材料52的BG是小于5.0eV，且第二材料52的chi是至少2.0eV。无论如何，理想地，随着第二材料52的k增加及/或第二材料52的厚度减小，第三材料50的BG与第三材料50的chi的和减小以更接近于第二材料52的BG加上第二材料52的chi的和。
根据本发明的存储器单元及集成式结构可包含第一实施例(即，包含其的子实施例)及第二实施例(即，包含其的子实施例)的经组合属性。因此，如相对于第一实施例所展示及/或所描述的任一(任何)属性或方面可应用于第二实施例，且反之亦然。
电荷通过结构48可充当在编程操作、擦除操作等期间电荷载子穿过其进行隧穿(例如，福勒-诺德海姆(Fowler-Nordheim)隧穿、弗兰克尔-普尔(Frenkel-Poole)隧穿、直接隧穿、陷阱辅助隧穿等)或以其它方式通过的材料。电荷通过结构48经工程设计(如所描述)以具有适当性质以提供足以防止电荷载子从电荷存储材料44到沟道材料58的不期望反向迁移(即，泄漏)的EOT，同时还准许电荷存储材料44内的电荷载子在擦除操作期间从材料44被移除(即，从电荷存储材料44被转移到沟道材料58)。
参考图2到4进一步描述实例性实施例。参考图2，展示与图1的构造相似的构造的能带图，其展示价(Ev)及导电(Ec)能带(以伏特为单位)(y轴)依据来自图1中的开口40的径向中心的材料58、54、52、50、44、42、32及19的半径(以nm为单位)而变化。图2展示针对沟道材料58与控制栅极材料19之间的-20伏特的电压差分的擦除状态或动作，借此空穴(+h)在区(regime)内从沟道材料58从左到右进行隧穿，所述区使得此些隧穿空穴能够跨越电荷通过结构48而不受第二材料52及第三材料50阻碍。空穴可使电子(e-)从电荷存储材料44容易地移除。电荷存储材料44中的电荷载子(例如，电子)可基本上与空穴组合，从而基本上从电荷存储材料44去除电荷以从高或最高阈值电压(Vt)存储器状态擦除到低或最低Vt存储器状态。所要电压差分可通过将适合电压施加到导电材料19而达成，其中无电压或者接地电压被提供到沟道材料58。图3展示与图2的构造相同的构造的类似能带图，其用于针对沟道材料58与控制栅极材料19之间的+20伏特差分而将存储器单元36编程到高Vt状态，借此沟道区域材料58内的电荷载子(例如，电子)从左到右进行隧穿以被陷获于电荷存储材料44中。
图2及3表示经适当掺杂的半导体材料58(例如，多晶硅)、氮化硅(作为电荷存储材料44)、二氧化硅(作为绝缘体材料42)及氧化铝(作为绝缘体材料32)。电荷通过结构48的第一材料54是二氧化硅。第二材料52及第三材料50是不同组合物的含硅及铪的氧化物(举例来说，不同组合物的硅酸铪)。具体来说，第二材料52是Hf0.9Si0.1O2且第三材料50是Hf0.5Si0.5O2。针对二氧化硅第一材料54，k、BG及chi分别是3.9、9.0eV及0.9eV。针对Hf0.9Si0.1O2第二材料52，k、BG及chi分别是18.0、4.5eV及2.0eV。针对Hf0.5Si0.5O2第三材料50，k、BG及chi分别是12.0、6.5eV及1.5eV。
图4展示类似于图2所展示的实例性实施例的替代实例性实施例。已在适当的情况下使用来自上文所描述的图2实施例的相似编号，其中一些差别由后缀“a”来指示。电荷通过结构48a包括第一材料54a、第二材料52a及第三材料50a。第一材料54a是二氧化硅。第二材料52a是Zr0.9Al0.1O1.95。第三材料50a是Zr0.3Si0.7O2。针对二氧化硅第一材料54a，k、BG及chi同样分别是3.9、9.0eV及0.9eV。针对Zr0.9Al0.1O1.95第二材料52a，k、BG及chi分别是27.7、4.3eV及1.7eV。针对Zr0.3Si0.7O2第三材料50a，k、BG及chi分别是12.6、7.3eV及1.1eV。
根据上文所描述的第一实施例且根据上文所描述的第二实施例的存储器单元提供较大擦除及编程可靠性，同时与先前技术结构(例如，例如其中电荷通过结构包括二氧化硅-氮化硅-二氧化硅的结构)相比，使电荷通过结构48内(且特定来说，在中部材料52/52a中)的寄生电荷陷获最小化。
在此文件中，除非另外指示，否则“竖向的(竖向地)”、“较高”、“上部”、“下部”、“顶部”、“在…的顶部上”、“底部”、“在…上面”、“在…下面”、“在…下”、“在…下方”、“向上”及“向下”通常参考竖直方向。此外，如本文中所使用的“竖直”及“水平”是彼此垂直或在相对彼此垂直10度以内的方向，独立于衬底在三维空间中的定向。“水平”是指沿着主衬底表面的大体方向(即，在10度以内)且可在制作期间相对于所述大体方向处理衬底。而且，此文件中的“竖向延伸”及“竖向延伸的”囊括从竖直到与竖直成不超过45°的范围。此外，关于场效应晶体管的“竖向延伸”、“竖向延伸的”及“竖直的(竖直地)”是参考所述晶体管的沟道长度的定向，电流在操作中在所述晶体管的处于两个不同高度处的两个源极/漏极区域之间沿着所述晶体管的沟道长度流动。
本文中所描述的材料、区域及结构中的任一者可为均质或非均质的，且无论如何可在此些材料、区域及结构所上覆的任何材料上方为连续或不连续的。此外，除非另外陈述，否则使用任何适合现有或尚待开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
在此文件中，“厚度”本身(不存在在前的方向性形容词)被定义为从不同组合物的紧邻材料或紧邻区域的最靠近表面竖直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有大体上恒定的厚度或具有可变厚度。如果具有可变厚度，那么除非另外指示，否则厚度是指平均厚度，且由于厚度是可变的，因此此材料或区域将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组合物”仅需要两种所陈述材料或区域的可彼此直接抵靠的那些部分在化学上及/或物理上是不同的(举例来说，在此些材料或区域并非同质的情况下)。如果所述两种所陈述材料或区域并不彼此直接抵靠，那么“不同组合物”仅需要所述两种所陈述材料或区域的彼此最靠近的那些部分在化学上及/或物理上是不同的(在此些材料或区域并非同质的情况下)。在此文件中，当存在材料、区域或结构相对于彼此的至少某一物理触碰接触时，所陈述材料、区域或结构“直接抵靠”另一者。相比来说，前面没有“直接”的“在…上方”、“在…上”、“邻近”、“沿着”及“抵靠”囊括“直接抵靠”以及其中介入材料、区域或结构不导致所陈述材料、区域或结构相对于彼此的物理触碰接触的构造。
结论
在一些实施例中，一种存储器单元按以下次序包括：沟道材料、电荷通过结构、电荷存储材料、电荷阻挡区域及控制栅极。所述电荷通过结构包括：第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间。所述第一材料的介电常数(k)小于5.0。所述第二材料的能带隙(BG)与电子亲和力(chi)的和不大于6.7eV。所述第二材料的k是至少5.0。所述第三材料的BG与chi的和小于9.0eV且比所述第二材料的所述BG与所述chi的所述和大至少0.5eV。
在一些实施例中，一种存储器单元按以下次序包括：沟道材料、电荷通过结构、电荷存储材料、电荷阻挡区域及控制栅极。所述电荷通过结构包括：第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间。所述第一材料的介电常数(k)是从3.5到小于5.0，所述第一材料的能带隙(BG)是从8.5eV到9.5eV，且所述第一材料的电子亲和力(chi)是从0.7eV到1.1eV。所述第二材料的k是从5.0到60.0，所述第二材料的BG是从3.5eV到5.0eV，且所述第二材料的chi是从1.0eV到3.0eV。所述第三材料的k小于所述第二材料的所述k且是至少4.0，所述第三材料的BG是从4.0eV到7.0eV，且所述第三材料的chi是从1.0eV到2.5eV。
在一些实施例中，一种集成式结构包括竖直堆叠，所述竖直堆叠包括导电材料与绝缘体材料的竖直交替层级。沟道材料沿着所述竖直堆叠竖向延伸。电荷通过结构从所述沟道材料横向向外且沿着所述沟道材料竖向延伸。所述电荷通过结构包括：第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间。所述第一材料的介电常数(k)小于5.0。所述第二材料的能带隙(BG)与电子亲和力(chi)的和不大于6.7eV。所述第二材料的k是至少5.0。所述第三材料的BG与chi的和小于9.0eV且比所述第二材料的所述BG与所述chi的所述和大至少0.5eV。电荷存储材料从所述电荷通过结构横向向外且位于所述包括导电材料的层级内。电荷阻挡区域位于所述包括导电材料的层级内。所述电荷阻挡区域从所述电荷通过结构横向向外且从所述导电材料横向向内。
在一些实施例中，一种集成式结构包括竖直堆叠，所述竖直堆叠包括导电材料与绝缘体材料的竖直交替层级。沟道材料沿着所述竖直堆叠竖向延伸。电荷通过结构从所述沟道材料横向向外且沿着所述沟道材料竖向延伸。所述电荷通过结构包括：第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间。所述第一材料的介电常数(k)是从3.5到小于5.0，所述第一材料的能带隙(BG)是从8.5eV到9.5eV，且所述第一材料的电子亲和力(chi)是从0.7eV到1.1eV。所述第二材料的k是从5.0到60.0，所述第二材料的BG是从3.5eV到5.0eV，且所述第二材料的chi是从1.0eV到3.0eV。所述第三材料的k小于所述第二材料的所述k且是至少4.0，所述第三材料的BG是从4.0eV到7.0eV，且所述第三材料的chi是从1.0eV到2.5eV。电荷存储材料从所述电荷通过结构横向向外且位于所述包括导电材料的层级内。电荷阻挡区域位于所述包括导电材料的层级内。所述电荷阻挡区域从所述电荷通过结构横向向外且从所述导电材料横向向内。
遵照条例，已在语言上关于结构及方法特征较特定或较不特定地描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的方法包括实例性实施例，因此权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。
Claims (34)
1.一种存储器单元，其按以下次序包括：
沟道材料；
电荷通过结构；
电荷存储材料；
电荷阻挡区域；
控制栅极；且
所述电荷通过结构包括：
第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间；
所述第一材料的介电常数(k)小于5.0；
所述第二材料的能带隙(BG)与电子亲和力(chi)的和不大于6.7eV，所述第二材料的k是至少5.0；且
所述第三材料的BG与chi的和小于9.0eV且比所述第二材料的所述BG与所述chi的所述和大至少0.5eV。
2.根据权利要求1所述的存储器单元，其中所述第一材料直接抵靠所述第二材料且所述第二材料直接抵靠所述第三材料。
3.根据权利要求2所述的存储器单元，其中所述第一材料直接抵靠所述沟道材料且所述第三材料直接抵靠所述电荷存储材料。
4.根据权利要求1所述的存储器单元，其中所述第一材料的所述k是至少3.5。
5.根根据权利要求4所述的存储器单元，其中所述第一材料的至少大部分是氧化硅。
6.根据权利要求1所述的存储器单元，其中所述第二材料的所述BG与所述chi的所述和是至少4.5eV。
7.根据权利要求6所述的存储器单元，其中所述第二材料的所述BG与所述chi的所述和是至少5.0eV。
8.根据权利要求6所述的存储器单元，其中所述第二材料的所述BG与所述chi的所述和不大于6.5eV。
9.根据权利要求8所述的存储器单元，其中所述第二材料的所述BG与所述chi的所述和不大于6.0eV。
10.根据权利要求1所述的存储器单元，其中所述第二材料的所述k不大于60.0。
11.根据权利要求10所述的存储器单元，其中所述第二材料的所述k是从10.0到40.0。
12.根据权利要求11所述的存储器单元，其中所述第二材料的所述k是从10.0到25.0。
13.根据权利要求10所述的存储器单元，其中所述第二材料包括铪、锆、钽、铌或钛的氧化物、硅酸盐、铝酸盐及五倍子酸盐中的至少一者，包含铪、锆、钽、铌及钛中的两者或多于两者的混合物。
14.根据权利要求13所述的存储器单元，其中氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者是化学计量的。
15.根据权利要求13所述的存储器单元，其中氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者是非化学计量的。
16.根据权利要求13所述的存储器单元，其中氧化物、硅酸盐、铝酸盐及五倍子酸盐中的所述至少一者包含铪、锆、钽、铌及钛中的两者或多于两者的混合物。
17.根据权利要求10所述的存储器单元，其中所述第二材料不含氮化硅。
18.根据权利要求1所述的存储器单元，其中所述第三材料的所述BG与所述chi的所述和是至少5.0eV。
19.根据权利要求18所述的存储器单元，其中所述第三材料的所述BG与所述chi的所述和是从7.0eV到8.5eV。
20.根据权利要求19所述的存储器单元，其中所述第三材料的所述BG与所述chi的所述和是从7.5eV到8.0eV。
21.根据权利要求18所述的存储器单元，其中所述第三材料包括铪、锆、钽、铌或钛的氧化物、硅酸盐、铝酸盐及五倍子酸盐中的至少一者，包含铪、锆、钽、铌及钛中的两者或多于两者的混合物。
22.一种存储器单元，其按以下次序包括：
沟道材料；
电荷通过结构；
电荷存储材料；
电荷阻挡区域；
控制栅极；且
所述电荷通过结构包括：
第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间；
所述第一材料的介电常数(k)是从3.5到小于5.0，所述第一材料的能带隙(BG)是从8.5eV到9.5eV，且所述第一材料的电子亲和力(chi)是从0.7eV到1.1eV；
所述第二材料的k是从5.0到60.0，所述第二材料的BG是从3.5eV到5.0eV，且所述第二材料的chi是从1.0eV到3.0eV；且
所述第三材料的k小于所述第二材料的所述k且是至少4.0，所述第三材料的BG是从4.0eV到7.0eV，且所述第三材料的chi是从1.0eV到2.5eV。
23.根据权利要求22所述的存储器单元，其中所述第一材料直接抵靠所述第二材料，所述第二材料直接抵靠所述第三材料，且所述第一材料是氧化硅。
24.根据权利要求22所述的存储器单元，其中所述第一材料直接抵靠所述第二材料，所述第二材料直接抵靠所述第三材料，且所述第一材料不含氧化硅。
25.根据权利要求22所述的存储器单元，其中所述第一材料直接抵靠所述第二材料，所述第二材料直接抵靠所述第三材料，且所述第二材料不含氮化硅。
26.根据权利要求22所述的存储器单元，其中所述第二材料的所述k是至少9.0。
27.根据权利要求22所述的存储器单元，其中所述第二材料的所述BG小于5.0eV。
28.根据权利要求22所述的存储器单元，其中所述第二材料的所述chi是至少2.0eV。
29.根据权利要求22所述的存储器单元，其中所述第二材料的所述k是至少9.0，所述第二材料的所述BG小于5.0，且所述第二材料的所述chi是至少2.0。
30.根据权利要求22所述的方法，其中，
所述第二材料的所述BG与所述chi的和不大于6.7eV；且
所述第三材料的所述BG与所述chi的和小于9.0eV且比所述第二材料的所述BG与所述chi的所述和大至少0.5eV。
31.一种集成式结构，其包括：
竖直堆叠，其包括导电材料与绝缘体材料的竖直交替层级；
沟道材料，其沿着所述竖直堆叠竖向延伸；
电荷通过结构，其从所述沟道材料横向向外且沿着所述沟道材料竖向延伸，所述电荷通过结构包括：
第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间；
所述第一材料的介电常数(k)小于5.0；
所述第二材料的能带隙(BG)与电子亲和力(chi)的和不大于6.7eV，所述第二材料的k是至少5.0；且
所述第三材料的BG与chi的和小于9.0eV且比所述第二材料的所述BG与所述chi的所述和大至少0.5eV；
电荷存储材料，其从所述电荷通过结构横向向外且位于所述包括导电材料的层级内；及
电荷阻挡区域，其位于所述包括导电材料的层级内，所述电荷阻挡区域从所述电荷通过结构横向向外且从所述导电材料横向向内。
32.根据权利要求31所述的集成式结构，其包括NAND存储器阵列，其中所述导电材料层级包括字线层级。
33.一种集成式结构，其包括：
竖直堆叠，其包括导电材料与绝缘体材料的竖直交替层级；
沟道材料，其沿着所述竖直堆叠竖向延伸；
电荷通过结构，其从所述沟道材料横向向外且沿着所述沟道材料竖向延伸，所述电荷通过结构包括：
第一材料，其最靠近于所述沟道材料；第三材料，其距所述沟道材料最远；及第二材料，其介于所述第一材料与所述第三材料之间；
所述第一材料的介电常数(k)是从3.5到小于5.0，所述第一材料的能带隙(BG)是从8.5eV到9.5eV，且所述第一材料的电子亲和力(chi)是从0.7eV到1.1eV；
所述第二材料的k是从5.0到60.0，所述第二材料的BG是从3.5eV到5.0eV，且所述第二材料的chi是从1.0eV到3.0eV；且
所述第三材料的k小于所述第二材料的所述k且是至少4.0，所述第三材料的BG是从4.0eV到7.0eV，且所述第三材料的chi是从1.0eV到2.5eV；
电荷存储材料，其从所述电荷通过结构横向向外且位于所述包括导电材料的层级内；及
电荷阻挡区域，其位于所述包括导电材料的层级内，所述电荷阻挡区域从所述电荷通过结构横向向外且从所述导电材料横向向内。
34.根据权利要求33所述的集成式结构，其包括NAND存储器阵列，其中所述导电材料层级包括字线层级。
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