JPS62219664A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
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- JPS62219664A JPS62219664A JP6052086A JP6052086A JPS62219664A JP S62219664 A JPS62219664 A JP S62219664A JP 6052086 A JP6052086 A JP 6052086A JP 6052086 A JP6052086 A JP 6052086A JP S62219664 A JPS62219664 A JP S62219664A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーＭＯ８ＦＥＴにおいてドレイン・ソース
間に等節約に内蔵されるダイオードの逆回復時間短縮技
術に関する。
間に等節約に内蔵されるダイオードの逆回復時間短縮技
術に関する。
高電圧スイッチング用のパワーＭＯ８ＦＥＴとして、用
いられる縦形ＤＳＡ（ＤｉｆｆｕｓｉｏｎＳｅｌｆ Ａ
ｌｉｇｎｍｅｎｔ）構造については、■工業調査会１９
８１年９月発行の電子材料「パワーＭＯ８ＦＥＴの最近
の進歩Ｊｐ２２−ｐ２７に記載されている。その概要は
第１図に示すように、ドレインとしてのｎ”’ｎ”型ｓ
ｉ基板１と、その−主表面にポリＳｉからなる絶縁ゲー
ト２と、このゲート２を用いて自己整合的に拡散した９
層３及びソースとなるｎ＋層４とによりｎチャネルＭＯ
８ＦＥＴを構成するものであり、上記９層３とドレイン
ｎ層１との間Ｋｐｎ接合ダイオードＤ、が内蔵するもの
であって、第２図にその等価回路が示される。
いられる縦形ＤＳＡ（ＤｉｆｆｕｓｉｏｎＳｅｌｆ Ａ
ｌｉｇｎｍｅｎｔ）構造については、■工業調査会１９
８１年９月発行の電子材料「パワーＭＯ８ＦＥＴの最近
の進歩Ｊｐ２２−ｐ２７に記載されている。その概要は
第１図に示すように、ドレインとしてのｎ”’ｎ”型ｓ
ｉ基板１と、その−主表面にポリＳｉからなる絶縁ゲー
ト２と、このゲート２を用いて自己整合的に拡散した９
層３及びソースとなるｎ＋層４とによりｎチャネルＭＯ
８ＦＥＴを構成するものであり、上記９層３とドレイン
ｎ層１との間Ｋｐｎ接合ダイオードＤ、が内蔵するもの
であって、第２図にその等価回路が示される。
ところでこの種のパワーＭＯ８ＦＥＴをフライホイール
ダイオードとしてモータコントロール回路に使用する場
合に、ソース・ドレイン間に流す電流の向きを変えると
きに、内蔵されるダイオードの逆回復時間が問題となる
。
ダイオードとしてモータコントロール回路に使用する場
合に、ソース・ドレイン間に流す電流の向きを変えると
きに、内蔵されるダイオードの逆回復時間が問題となる
。
一般にｐｎ接合ダイオードにおいては逆回復時間が大き
いため、ライフタイムコントロールラスる必要がある。
いため、ライフタイムコントロールラスる必要がある。
このライフタイムコントロール方法として、単体であれ
ば外付けのダイオードを取付けるか、あるいはＡｕやｐ
ｔをドレイン電極側に導入することによりライフタイム
を短縮することが知られている。しかし、Ａｕ、Ｐｔ等
を使う場合、ドレインｎ″″層におけるオン抵抗が大き
くなり、その濃度をかえても大幅な変更は困難である。
ば外付けのダイオードを取付けるか、あるいはＡｕやｐ
ｔをドレイン電極側に導入することによりライフタイム
を短縮することが知られている。しかし、Ａｕ、Ｐｔ等
を使う場合、ドレインｎ″″層におけるオン抵抗が大き
くなり、その濃度をかえても大幅な変更は困難である。
又、その場合耐圧波形がソフトになるといった副作用も
あり、又、急冷プロセスが必要となるためのコントロー
ルが極めて難しいという問題があった。
あり、又、急冷プロセスが必要となるためのコントロー
ルが極めて難しいという問題があった。
本発明は上記問題を解決するためになされたものであり
、その目的は、ＭＯＳＦＥＴの特性を変えずにライフタ
イムコントロールをすることである。
、その目的は、ＭＯＳＦＥＴの特性を変えずにライフタ
イムコントロールをすることである。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面からあきらかになるであろう
。
明細書の記述及び添付図面からあきらかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ｎ型Ｓｉ半導体基体の一生表面にポリＳｉ絶
縁ゲートを形成し、このゲートにより自己整合的にｐ拡
散、ｎ＋拡散を行い、ソースにオーミック接続する人！
電極を形成した後、半導体基体に対し、電子線照射を行
い、ついでアニール処理を行うことにより、ｎ基体とｐ
層との間の接合ダイオードの逆回復時間を調整するもの
である。
縁ゲートを形成し、このゲートにより自己整合的にｐ拡
散、ｎ＋拡散を行い、ソースにオーミック接続する人！
電極を形成した後、半導体基体に対し、電子線照射を行
い、ついでアニール処理を行うことにより、ｎ基体とｐ
層との間の接合ダイオードの逆回復時間を調整するもの
である。
上記した手段によれば、ＭＯＳＦＥＴの特性が変動する
ことなく、内蔵ダイオードの逆回復時間を短かくするこ
とができ、フライホイールダイオードとしての積極的利
用が可能となるという前記目的を達成することができる
。
ことなく、内蔵ダイオードの逆回復時間を短かくするこ
とができ、フライホイールダイオードとしての積極的利
用が可能となるという前記目的を達成することができる
。
第３図は本発明の一実施例を示す縦形のｎチャネルパワ
ーＭＯ８ＦＥＴの製造プロセスをブロックチャードで示
すものである。以下前掲ｆｌ／ｃ１図を参照し、工程順
に説明する。
ーＭＯ８ＦＥＴの製造プロセスをブロックチャードで示
すものである。以下前掲ｆｌ／ｃ１図を参照し、工程順
に説明する。
＋１１ ポリＳｉゲート形成。ｎ−型Ｓｉの一主面に
高濃度ｎ＋拡散層を形成したもの、又はｎ＋型Ｓｉ基板
の上にエピタキシャルｎ″″型Ｓｉを成長させたものを
基板として用意し、その−主面に熱酸化によろうすいＳ
ｉｎ、膜（ゲート絶縁膜）を介してポリＳｉをデポジッ
トし、ホトエツチングを行ってポリＳｉゲート２を形成
する。
高濃度ｎ＋拡散層を形成したもの、又はｎ＋型Ｓｉ基板
の上にエピタキシャルｎ″″型Ｓｉを成長させたものを
基板として用意し、その−主面に熱酸化によろうすいＳ
ｉｎ、膜（ゲート絶縁膜）を介してポリＳｉをデポジッ
トし、ホトエツチングを行ってポリＳｉゲート２を形成
する。
＋２１Ｂ（ボロン）打込み。上記ポリＳｉゲート２をマ
スクに利用してＳｉ基板表面にＢ（ボロン）を深くイオ
ン打込みする。
スクに利用してＳｉ基板表面にＢ（ボロン）を深くイオ
ン打込みする。
（３１イオン打込したボロン（６）をＳｉ基板内に拡散
し、チャネル部となる９層３を形成する。
し、チャネル部となる９層３を形成する。
１４ＩＰ（リン）デポジション。Ｐ（リン）をＳｉ基板
上にデポジットし、その後拡散しセルファライン的に形
成する。
上にデポジットし、その後拡散しセルファライン的に形
成する。
（５）層間膜形成。ポリＳｉゲートを覆うようにＣＶＤ
＊ＳｉＯ，膜などの層間膜５を形成し、コンタクトホト
エッチを行ってソースの一部を露出する。
＊ＳｉＯ，膜などの層間膜５を形成し、コンタクトホト
エッチを行ってソースの一部を露出する。
電極形成。全面にＡ１蒸着し、ソースにオーミック接続
するＡＪｔ電極６を形成する。なお、別工程でドレイン
側に電極を設ける。
するＡＪｔ電極６を形成する。なお、別工程でドレイン
側に電極を設ける。
（６）電子線照射。全面に電子線照射を行う。照射条件
は１〜２ＭｅＶ、のぞましくは２ Ｍ ｅ Ｖで原子濃
度はｌＸｌ０”／（至）程度とする。
は１〜２ＭｅＶ、のぞましくは２ Ｍ ｅ Ｖで原子濃
度はｌＸｌ０”／（至）程度とする。
（７）アニール。３００〜４００Ｃ１のぞましくは３５
０Ｃで６０分程度アニールを行う。
０Ｃで６０分程度アニールを行う。
以上のような条件で電子照射処理することにより、ｔｒ
ｒ（逆回後時間）は耐圧５００■クラスの場合通常の５
００ｎｓＱ度から１００〜１１０ｎｓに短縮することに
なり、フライホールドダイオードとして適応できるスピ
ードが得られた。
ｒ（逆回後時間）は耐圧５００■クラスの場合通常の５
００ｎｓＱ度から１００〜１１０ｎｓに短縮することに
なり、フライホールドダイオードとして適応できるスピ
ードが得られた。
第４図は電子線照射量に応じてのｔｒｒのアニール時間
依存性を示すグラフである。
依存性を示すグラフである。
第５図は電子照射量に応じてのｖｔｈ （ｔ、きい電圧
）のアニール時間依存性を示すグラフである。
）のアニール時間依存性を示すグラフである。
以上実施例で説明した本発明によれば下記の理由により
効果が得られる。
効果が得られる。
（１１電子線照射を行うことにより、Ｓｉ結晶格子に乱
れを生じ、基板であるｎ層及びｐ層のエネルギ単位をコ
ントロールしてライフタイムが小さくなる。
れを生じ、基板であるｎ層及びｐ層のエネルギ単位をコ
ントロールしてライフタイムが小さくなる。
（２） 逆回復時の電力ロスが外付ダイオード（ＦＲ
Ｄ）がある場合と同等である。
Ｄ）がある場合と同等である。
（３）トランジスタプロセスの最後の段階で処理するこ
とによりトランジスタのＭＯ８特性は変ることはない。
とによりトランジスタのＭＯ８特性は変ることはない。
なお、照射量が多すぎる場合はオン抵抗が上ることがあ
る。
る。
（４）電子ＷＡは再現性がよく、コントロールしやすく
、設備上も簡単であって実現性の点で有利である。
、設備上も簡単であって実現性の点で有利である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、電子線照射以外にγ線照射、中性子線照射を
行うことによっても同等の効果が期待できる。
行うことによっても同等の効果が期待できる。
本発明はモータコントロール用のパワーＭＯ８ＦＥＴに
適用した場合にもっとも効果がある。
適用した場合にもっとも効果がある。
本発明はこれ以外のパワーＭＯ８ＦＥＴ全品種にも応用
できる。
できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、パワーＭＯ８ＦＥＴにおいて、その特性を変
えることなく、ドレイン・ソース間に内蔵するダイオー
ドの逆回復時間を短かくすることができ、上記ダイオー
ドをフライオイールダイオードとして積極的に利用可能
となった。
えることなく、ドレイン・ソース間に内蔵するダイオー
ドの逆回復時間を短かくすることができ、上記ダイオー
ドをフライオイールダイオードとして積極的に利用可能
となった。
第１図はＤＳＡ構造の例を示す断面図である。
第２図は第１図の等価回路図である。
第３図は本発明による一実施例を示すパワーＭＯ８ＦＥ
Ｔプロセスのブロックチャート図である。 第４図は電子線照射によるｔｒｒのアニール時間依存性
を示す曲線図である。 第５図は電子線照射によるＶｔｈのアニール時間依存性
を示す曲想図である。 １、・・ｎｎ＋ｓ ｉ基板、２・・・ポリＳｉゲート、
３・・・チャネル部ｐ層、４・・・ソースｎ＋層、５・
・・層間膜、６・・・Ａ！電極。 代理人 弁理士 小 川 勝 男 パ）第 １
図 第 ２ 図 第 ３ 図 ５ｉウゴ、＼ ボ°リ δｉ”ｌ”−） 十形Ａ 右 Ｂ イズ〉ギ丁ふＮ ５１ イ４ ｍＶ す〉 テ・爪・ 七Ｊ牧 １ψ四ｆ９代 Ｖｔ−１ （丑■ Ａｔ笥金七入 ｌｅｆ；ｉ昭６２−２１９６６４ （４〕（ｙｔ 第 ５ 図 電 ５祿だ射−
Ｔプロセスのブロックチャート図である。 第４図は電子線照射によるｔｒｒのアニール時間依存性
を示す曲線図である。 第５図は電子線照射によるＶｔｈのアニール時間依存性
を示す曲想図である。 １、・・ｎｎ＋ｓ ｉ基板、２・・・ポリＳｉゲート、
３・・・チャネル部ｐ層、４・・・ソースｎ＋層、５・
・・層間膜、６・・・Ａ！電極。 代理人 弁理士 小 川 勝 男 パ）第 １
図 第 ２ 図 第 ３ 図 ５ｉウゴ、＼ ボ°リ δｉ”ｌ”−） 十形Ａ 右 Ｂ イズ〉ギ丁ふＮ ５１ イ４ ｍＶ す〉 テ・爪・ 七Ｊ牧 １ψ四ｆ９代 Ｖｔ−１ （丑■ Ａｔ笥金七入 ｌｅｆ；ｉ昭６２−２１９６６４ （４〕（ｙｔ 第 ５ 図 電 ５祿だ射−
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳ型半導体素子の形成された基体に対し電子線
照射ならびにアニール処理を行うことにより内蔵ダイオ
ードの逆回復時間を調整することを特徴とするＭＯＳ型
半導体素子の製造方法。 ２、上記電子線照射はエネルギー１〜２ＭｅＶで粒子数
は１×１０＾１＾５／ｃｍ＾−＾２程度とするとともに
、アニールは３００°〜４００℃で６０分程度行うもの
とする特許請求の範囲第１項に記載のＭＯＳＦＥＴの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052086A JPS62219664A (ja) | 1986-03-20 | 1986-03-20 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6052086A JPS62219664A (ja) | 1986-03-20 | 1986-03-20 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219664A true JPS62219664A (ja) | 1987-09-26 |
Family
ID=13144672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6052086A Pending JPS62219664A (ja) | 1986-03-20 | 1986-03-20 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219664A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287965A (ja) * | 1988-05-13 | 1989-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02126682A (ja) * | 1988-11-07 | 1990-05-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US5196354A (en) * | 1989-09-18 | 1993-03-23 | Hitachi, Ltd. | Method of manufacturing semiconductor device with controlled carrier lifetime |
| WO2010024433A1 (ja) * | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
-
1986
- 1986-03-20 JP JP6052086A patent/JPS62219664A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287965A (ja) * | 1988-05-13 | 1989-11-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH02126682A (ja) * | 1988-11-07 | 1990-05-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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| WO2010024433A1 (ja) * | 2008-09-01 | 2010-03-04 | ローム株式会社 | 半導体装置およびその製造方法 |
| US8492829B2 (en) | 2008-09-01 | 2013-07-23 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US8802548B2 (en) | 2008-09-01 | 2014-08-12 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US9385217B2 (en) | 2008-09-01 | 2016-07-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US9755065B2 (en) | 2008-09-01 | 2017-09-05 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10217856B2 (en) | 2008-09-01 | 2019-02-26 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
| US10672900B2 (en) | 2008-09-01 | 2020-06-02 | Rohm Co., Ltd. | Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same |
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