CN104347685A - 半导体装置 - Google Patents

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CN104347685A
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CN
China
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electrode
type semiconductor
semiconductor
regions
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大田刚志
堀阳一
野田隆夫
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

本发明提高半导体装置的耐性。实施方式的半导体装置包括：第一电极；第二电极；第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；第一导电类型的第二半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域，杂质浓度高于所述多个第一半导体区域的杂质浓度；以及第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述第二半导体区域之间，与所述第一电极肖特基连接。

Description

半导体装置
本申请享受以日本专利申请2013-159637号（申请日：2013年7月31日）为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
由于使n型半导体层和金属接触的肖特基势垒二极管（SBD）是单极元件，所以在通电状态下在阳极/阴极之间流过电子电流。作为将这样的SBD的耐压设定得较高的方法之一，有将n型半导体层的电阻率设定得较高的方法。但是，如果将n型半导体层的电阻率设定得较高，则正向电压（Vf）变高。另外，在流过了浪涌正向电流的情况下，大电流区域中的正向电压变大，在元件内产生热，有由于该热导致元件破坏的可能性。
发明内容
本发明想要解决的问题在于提供一种能够实现大电流的通电，且耐性高的半导体装置。
实施方式提供一种半导体装置，其特征在于，包括：第一电极；第二电极；第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；第一导电类型的第二半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域，杂质浓度高于所述多个第一半导体区域的杂质浓度；以及第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述第二半导体区域之间，与所述第一电极肖特基连接。
附图说明
图1（a）是示出第一实施方式的半导体装置的示意性的俯视图，图1（b）是示出第一实施方式的半导体装置的示意性的剖面图。
图2（a）以及图2（b）是示出第一实施方式的半导体装置的动作的示意性的剖面图。
图3（a）以及图3（b）是示出第一实施方式的半导体装置的动作的示意性的剖面图。
图4（a）是示出第二实施方式的半导体装置的示意性的剖面图。图4（b）是示出第二实施方式的半导体装置的动作的示意性的剖面图。
图5（a）是示出第二实施方式的半导体装置的动作的示意性的剖面图，图5（b）是示出第二实施方式的半导体装置的动作的示意性的剖面图。
图6（a）是示出第三实施方式的半导体装置的示意性的剖面图，图6（b）是示出第三实施方式的半导体装置的动作的示意性的剖面图，图6（c）是示出第三实施方式的半导体装置的动作的示意性的剖面图。
图7（a）是示出第四实施方式的半导体装置的第一例的示意性的剖面图，图7（b）是示出第四实施方式的半导体装置的第二例的示意性的剖面图。
具体实施方式
以下，一边参照附图，一边说明实施方式。在以下的说明中，对相同部件附上相同符号，关于曾说明过的部件，适宜省略其说明。另外，在实施方式中，将导入了p+型、p型等的杂质的半导体的导电类型设为第一导电类型，将导入了n+型、n型等的杂质的半导体的导电类型设为第二导电类型。p+型表示浓度高于p型的意思。n+型表示浓度高于n型的意思。
（第一实施方式）
图1（a）是示出第一实施方式的半导体装置的示意性的俯视图，图1（b）是示出第一实施方式的半导体装置的示意性的剖面图。另外，在图1（a）中，省略了阳极电极11、绝缘层50、以及接合线90。
图1（a）示出沿着图1（b）的B-B’线的位置处的切剖面。图1（b）示出沿着图1（a）的A-A’线的位置处的切剖面。
图1（a）以及图1（b）所示的半导体装置1具有肖特基势垒二极管（SBD）。半导体装置1包括阳极电极11（第一电极）、阴极电极10（第二电极）、多个p型半导体区域31（第一半导体区域）、p+型半导体区域32（第二半导体区域）、n型半导体层21（第一半导体层）、以及n+型半导体层20。另外，图1（b）显示与阳极电极11接合的接合线90。以下，说明这些部位的详细情况。
在实施方式中，将从阴极电极10朝向阳极电极11的方向设为Z方向（第一方向）。另外，将与Z方向交叉的方向设为X方向，将与X方向和Z方向交叉的方向设为Y方向（第二方向）。
在Y方向上设置了多个的p型半导体区域31是低浓度的p型层。p型半导体区域31位于阳极电极11与阴极电极10之间，与阳极电极11接触。p型半导体区域31在X方向上条状地延伸。
p型半导体区域31的每一个也可以在X方向以及Y方向的二维平面中岛状排列。另外，岛状地排列的情况下的每一个岛的平面形状既可以是多边形，也可以是圆。
p+型半导体区域32是高浓度的p+型层。p+型半导体区域32位于阳极电极11与阴极电极10之间，与阳极电极11接触。p+型半导体区域32的杂质浓度高于多个p型半导体区域31的杂质浓度。例如，p+型半导体区域32与阳极电极11欧姆接触。
图1（a）所示的p+型半导体区域32被设置为包围p型半导体区域31。p+型半导体区域32与阴极电极10之间的距离比多个p型半导体区域31与阴极电极10之间的距离短。在图1（a）中，例示了环状的p+型半导体区域32，但p+型半导体区域32的构造也可以是其各处被间断的构造。
n型半导体层21是低浓度的n型层。n型半导体层21设置于阳极电极11、与阴极电极10、多个p型半导体区域31、以及p+型半导体区域32之间。n型半导体层21与阳极电极11肖特基连接。在半导体装置1中，在截止时在阳极电极11与n型半导体层21之间形成肖特基势垒。另外，n型半导体层21与多个p型半导体区域31的每一个接触。由此，半导体装置1具有由n型半导体层21和p型半导体区域31形成的pn结部。
n+型半导体层20是高浓度的n+型层。n+型半导体层20设置于n型半导体层21与阴极电极10之间。n+型半导体层20与阴极电极10欧姆接触。
在阳极电极11、与n型半导体层21以及p+型半导体区域32之间，设置了绝缘层50。绝缘层50包含例如氧化硅（SiO2）。
p型半导体区域31、p+型半导体区域32、n型半导体层21、以及n+型半导体层20各自的材料包含例如硅晶体（Si）。并且，在各个硅晶体中，导入了杂质元素。在该情况下，作为p+型、p型等导电类型（第一导电类型）的杂质元素，例如，应用硼（B）、Ga（镓）、Al（铝）等。作为n+型、n型等导电类型（第二导电类型）的杂质元素，例如，应用磷（P）、砷（As）、N（氮）等。
另外，半导体的材料并不限于硅，p型半导体区域31、p+型半导体区域32、n型半导体层21、以及n+型半导体层20的每一个也可以例如包含碳化硅晶体（SiC）。
在半导体的材料是硅的情况下，p+型层以及n+型层中包含的杂质元素的浓度是3×1017（atoms·cm-3）以上。p型层以及n型层中包含的杂质浓度是例如3×1017（atoms·cm-3）以下。
关于p+型层、n+型层、p型层、以及n型层的杂质浓度，能够根据元件的耐压设计而设定为任意的杂质浓度。
在实施方式中，“杂质元素的浓度（杂质浓度）”是指对半导体材料的导电性作出贡献的杂质元素的有效的浓度。例如，在半导体材料中含有作为施主的杂质元素和作为受主的杂质元素的情况下，将活性化了的杂质元素中的、除了施主与受主的抵消量以外的浓度设为杂质浓度。
阴极电极10的材料以及阳极电极11的材料例如包括从铝（Al）、钛（Ti）、镍（Ni）、钨（W）、金（Au）等的组中选择的至少1个。
说明半导体装置1的动作。
在实施方式中，将基于阳极电极11与n型半导体层21之间的肖特基接合的能量位垒称为肖特基位垒。另外，将基于p+型半导体区域32与n型半导体层21之间的pn结的能量位垒称为pn能量位垒。
在半导体装置1中，pn能量位垒被设定为与肖特基位垒相同的高度、或者pn能量位垒高于肖特基位垒。在以下的说明中，作为一个例子，说明被设定为pn能量位垒高于肖特基位垒的情况。
图2（a）以及图2（b）是示出第一实施方式的半导体装置的动作的示意性的剖面图。
如图2（a）所示，以使阳极电极11的电位高于阴极电极10的电位的方式，对阴极/阳极之间施加电压（V1）。即，对阴极/阳极之间施加正偏置。在该情况下，阳极电极11与n型半导体层21之间的肖特基位垒变低，从阴极电极10注入到n+型半导体层20的电子e1经由n型半导体层21流入到阳极电极11。
在该阶段中，在p+型半导体区域32与n型半导体层21之间不流过电流。在半导体装置1中，调整p+型半导体区域32的杂质浓度和n型半导体层21的杂质浓度，以使得即使对阴极/阳极之间施加电压（V1），在p+型半导体区域32与n型半导体层21之间的pn结之间也不流过电流。
接下来，如图2（b）所示，以使阳极电极11的电位高于阴极电极10的电位的方式，对阴极/阳极之间施加更高的电压（V2）。即，（V2的绝对值）>（V1的绝对值）。
在该情况下，阳极电极11与n型半导体层21之间的肖特基位垒进一步变低。由此，从阴极电极10注入到n+型半导体层20的电子e1经由n型半导体层21流入到阳极电极11。
另一方面，在阴极/阳极之间施加了电压（V2）的情况下，p+型半导体区域32与n型半导体层21之间的pn能量位垒也变低。由此，从高浓度的p+型半导体区域32向n型半导体层21注入载流子（空穴h）。
如果该载流子被注入到n型半导体层21，则在注入了载流子的n型半导体层21的部分中，引起对于电子而言n型半导体层21的电阻变低的电导率调制。因此，注入了载流子的n型半导体层21的部分为对于电子而言低电阻的层，成为电子更易于流过的状态。在图中，用电子e2表示流过该部分的电子。即，在图2（b）的状态下，相比于图2（a）的状态，能够从阴极电极10注入到n+型半导体层20的电子的数量增加。换言之，在图2（b）的状态下，相比于图2（a）的状态，在阴极/阳极电极之间流过的电流增加。
这样，根据半导体装置1，能够在施加正偏置时利用电导率调制来使得在阴极/阳极电极之间流过大电流。另外，即使pn能量位垒和肖特基位垒是相同的高度，通过电压（V2）的施加也得到图2（b）所示的状态。
图3（a）以及图3（b）是示出第一实施方式的半导体装置的动作的示意性的剖面图。图3（a）是放大了图3（b）的p型半导体区域31附近的放大图。
如图3（a）以及图3（b）所示，以使阳极电极11的电位低于阴极电极10的电位的方式，对阴极/阳极之间施加电压（-V3）。即，对阴极/阳极之间施加逆偏置。
如果对阴极/阳极之间施加逆偏置，则耗尽层从阴极电极10与n+型半导体层20的接合界面延伸到n型半导体层21。进而，耗尽层还从p型半导体区域31与n型半导体层21之间的pn结部延伸到p型半导体区域31以及n型半导体层21的每一个。另外，耗尽层从阳极电极11和n型半导体层21的接合部延伸到n型半导体层21。在图3（a）中，用箭头Dn-1表示从pn结部延伸到n型半导体层21一侧的耗尽层的情况。另外，用箭头Dn-2表示从阳极电极11和n型半导体层21的接合部延伸到n型半导体层21一侧的耗尽层的情况。
在半导体装置1中，在Y方向上排列了多个p型半导体区域31。因此，在施加逆偏置时，引起从相邻的pn结部延伸的各耗尽层相连接的所谓夹断。另外，该相连接的耗尽层还连接了从阳极电极11和n型半导体层21的接合部延伸到n型半导体层21侧的耗尽层。进而，耗尽层还从多个p型半导体区域31的每一个的底部延伸到n型半导体层21一侧。
因此，除了相邻的p型半导体区域31之间的n型半导体层21以外，耗尽层还扩展至位于多个p型半导体区域31的每一个的下侧的n型半导体层21。在图3（b）中，用线21d表示耗尽层端的位置。耗尽层端位于多个p型半导体区域31的每一个的下侧。另外，线21d的位置是一个例子，能够通过调整阳极电极11的材料、或者调整n型半导体层21以及p型半导体区域31各自的杂质浓度来变更其位置。
即使在不设置多个p型半导体区域31的情况下，耗尽层也从阴极电极10和n+型半导体层20的接合界面延伸到n型半导体层21。但是，未形成从pn结部延伸的耗尽层，耗尽层不会扩大到图3（b）所示的程度。即，在不设置多个p型半导体区域31的情况下，耗尽层端相比于图3（b）的线21d的位置，位于阳极电极11一侧。
在这样的情况下，在施加逆偏置时，有时无法充分抑制所谓逆泄漏电流。其原因为，施加逆偏置时的耗尽层的延伸不足，耗尽层内的n型半导体层21的电场梯度变得陡峭。
相对于此，在半导体装置1中，在相邻的p型半导体区域31之间的n型半导体层21、和位于多个p型半导体区域31的每一个的下侧的n型半导体层21中形成耗尽层。即，在施加逆偏置时，耗尽层内的n型半导体层21的电场梯度进一步缓和。其结果，能够抑制逆泄漏电流。
另外，如果使多个p型半导体区域31的间距极小，而过于提高多个p型半导体区域31的占有率，则相邻的p型半导体区域31之间的距离变得极短。在这样的情况下，相邻的p型半导体区域31之间的n型半导体层21的电阻上升。其结果，导致正向电压（Vf）的极端的增大。在半导体装置1中，按照不引起正向电压（Vf）的极端的增大的程度，调整多个p型半导体区域31的间距。
另外，在半导体装置1中，在Y方向上，p+型半导体区域32的宽度比p型半导体区域31的宽度更宽。如果使p+型半导体区域32的宽度比p型半导体区域31的宽度更窄，则p+型半导体区域32的剖面形状成为细的突起状。在这样的情况下，在施加逆偏置时，电场选择性地集中到p+型半导体区域32。其成为雪崩电流的主要原因。在半导体装置1中，将p+型半导体区域32的宽度设定为比p型半导体区域31的宽度更宽，抑制了该雪崩电流。这样，在第一实施方式中，提供了耐压高的半导体装置1。
（第二实施方式）
图4（a）是示出第二实施方式的半导体装置的示意性的剖面图，图4（b）是示出第二实施方式的半导体装置的动作的示意性的剖面图。
图4（a）所示的半导体装置2具有肖特基势垒二极管（SBD）。半导体装置2具备阳极电极11、阴极电极10、多个p型半导体区域31、多个p+型半导体区域33（第三半导体区域）、n型半导体层21、以及n+型半导体层20。
在图4（a）中，显示了p+型半导体区域32，但关于p+型半导体区域32也可以从半导体装置2去除。在设置有p+型半导体区域32的情况下，以包围多个p型半导体区域31以及多个p+型半导体区域33的方式，设置有p+型半导体区域32。另外，将p+型半导体区域33中包含的杂质浓度设为与半导体装置1的p+型半导体区域32中包含的杂质浓度相同。
多个p+型半导体区域33位于阳极电极11与阴极电极10之间。多个p+型半导体区域33设置于n型半导体层21与阳极电极11之间。多个p+型半导体区域33设置于p+型半导体区域32的内侧。在Y方向上排列了多个p+型半导体区域33。多个p+型半导体区域33的每一个与阳极电极11接触。多个p+型半导体区域33的杂质浓度高于多个p型半导体区域31的杂质浓度。
在Y方向上，相邻的p型半导体区域31与阳极电极11接触的部分之间的距离D1比多个p+型半导体区域33的间距P3更短。另外，在Y方向上，多个p+型半导体区域33的间距P3比位于相邻的p+型半导体区域33之间的多个p型半导体区域31的间距P1更长。另外，在Y方向上，p+型半导体区域33的宽度比p型半导体区域31的宽度更宽。
根据这样的构造，在施加正偏置时，如图4（b）所示，从多个p+型半导体区域33的每一个向n型半导体层21注入载流子（空穴h）。即，在多个p+型半导体区域33的每一个附近的n型半导体层21中引起电导率调制。因此，在图4（b）的状态下，相比于图2（b）的状态，能够从阴极电极10注入到n+型半导体层20的电子e1的数量进一步增加。即，在施加正偏置时，在阴极/阳极电极之间流过的电流进一步增加。
另外，由于在多个p+型半导体区域33的每一个附近的n型半导体层21中引起电导率调制，所以能够将施加正偏置时的正向电压（Vf）设定得更低。进而，即使在阴极/阳极电极之间流过的电流进一步增加，由于能够将正向电压（Vf）设定得较低，所以阴极/阳极电极之间的发热被抑制。
另外，半导体装置2具有由多个p型半导体区域31和n型半导体层21形成的pn结部。因此，在施加逆偏置时，除了相邻的p型半导体区域31之间的n型半导体层21以外，耗尽层还扩展至位于多个p型半导体区域31的每一个的下侧的n型半导体层21。其结果，逆泄漏电流被可靠地抑制。
另外，在半导体装置2中，按照不引起正向电压（Vf）的极端的增大的程度，调整多个p型半导体区域31的间距以及多个p+型半导体区域33的间距。
另外，在半导体装置2中，在Y方向上，p+型半导体区域33的宽度比p型半导体区域31的宽度更宽。如果使p+型半导体区域33的宽度比p型半导体区域31的宽度更窄，则p+型半导体区域33的剖面形状成为细的突起。在这样的情况下，在施加逆偏置时，电场选择性地集中到p+型半导体区域33。其成为雪崩电流的主要原因。
在半导体装置2中，将p+型半导体区域33的宽度设定为比p型半导体区域31的宽度更宽，抑制该雪崩电流。另外，即使发生了雪崩电流，在半导体装置2中，也能够将雪崩电流（例如，空穴电流）经由多个p+型半导体区域33的每一个排出到阳极电极11。即，半导体装置2的耐压比半导体装置1的耐压变得更高。
图5（a）是示出第二实施方式的半导体装置的动作的示意性的剖面图，图5（b）是示出第二实施方式的半导体装置的动作的示意性的剖面图。
也可以如图5（a）所示，对阳极电极11连接多个接合线90。在对阳极电极11连接了1个接合线90的情况下，在半导体装置2导通时，电流集中到1个接合线90，例如，存在接合线90从阳极电极11剥离、或者接合线90断线的可能性。
相对于此，根据图5（a）所示的方法，将在阴极/阳极电极之间流过的电流分散到各个接合线90。因此，抑制向1个接合线90的电流集中，并防止上述剥离、断线。
另外，也可以如图5（b）所示，对阳极电极11，经由焊锡等导电性粘接层91，连接板状的导电层92。根据这样的方法，将在阴极/阳极电极之间流过的电流均匀地分散到导电层92的内部。因此，进一步防止上述剥离、断线。
（第三实施方式）
图6（a）是示出第三实施方式的半导体装置的示意性的剖面图，图6（b）是示出第三实施方式的半导体装置的动作的示意性的剖面图，图6（c）是示出第三实施方式的半导体装置的动作的示意性的剖面图。
图6（a）所示的半导体装置3具有肖特基势垒二极管（SBD）。半导体装置3包括阳极电极11、阴极电极10、p+型半导体区域32、多个p+型半导体区域33、p型半导体区域31、p型半导体区域35、n型半导体层21、以及n+型半导体层20。
在半导体装置3中，p型半导体区域31设置于多个p+型半导体区域33的每一个与n型半导体层21之间。换言之，在半导体装置3中，在图1（b）中示出的p型半导体区域31中，设置有p+半导体区域33。P+半导体区域33与阳极电极11相接，除与阳极电极11相接的部分以外被p型半导体区域31包围。此处，将多个p+型半导体区域33的Y方向上的宽度设为与图1（b）中示出的p型半导体区域31的Y方向上的宽度相同。p+型半导体区域33的杂质浓度高于p型半导体区域31的杂质浓度。另外，p型半导体区域35设置于p+型半导体区域32与n型半导体层21之间。p型半导体区域35的杂质浓度低于p+型半导体区域32的杂质浓度。p+型半导体区域32和p型半导体区域35也可以适当地去除。
在半导体装置3中，在Y方向上，相邻的p型半导体区域31与阳极电极11接触的部分之间的距离D1比多个p+型半导体区域33的间距P3短。另外，在Y方向上，多个p型半导体区域31的间距P1与多个p+型半导体区域33的间距P3相同。
根据这样的构造，在施加正偏置时，如图6（b）所示，从多个p+型半导体区域33的每一个向n型半导体层21注入载流子（空穴h）。即，在多个p+型半导体区域33的每一个附近的n型半导体层21中引起电导率调制。因此，在图6（b）的状态下，相比于图2（b）的状态，能够从阴极电极10向n+型半导体层20注入的电子e1的数量进一步增加。即，在施加正偏置时，在阴极/阳极电极之间流过的电流进一步增加。
另外，由于在多个p+型半导体区域33的每一个附近的n型半导体层21中引起电导率调制，所以能够将施加正偏置时的正向电压（Vf）设定得更低。进而，即使在阴极/阳极电极之间流过的电流进一步增加，由于能够将正向电压（Vf）设定得较低，所以阴极/阳极电极之间的发热被抑制。
另外，半导体装置3具有由多个p型半导体区域31和n型半导体层21形成的pn结部。因此，如图6（c）所示，在施加逆偏置时，除了相邻的p型半导体区域31之间的n型半导体层21以外，耗尽层还扩展至位于多个p型半导体区域31的每一个的下侧的n型半导体层21。在图6（c）中，用线21d表示耗尽层端的位置。其结果，逆泄漏电流被可靠地抑制。
另外，在半导体装置3中，按照不引起正向电压（Vf）的极端的增大的程度，调整了多个p型半导体区域31的间距以及多个p+型半导体区域33的间距。
另外，在半导体装置3中，在p+型半导体区域33与n型半导体层21之间设置有p型半导体区域31，并且在p+型半导体区域32与n型半导体层21之间设置有p型半导体区域35。即，将在Y方向上与阳极电极11相接的p型层的宽度设定得较宽。由此，在施加逆偏置时，向p型层的电场集中被缓和，不易引起雪崩电流。
另外，即使发生了雪崩电流，在半导体装置3中，也能够将雪崩电流（例如，空穴电流）经由多个p+型半导体区域33的每一个而排出到阳极电极11。即，半导体装置3的耐压相比于半导体装置1的耐压进一步变高。
在半导体装置3的半导体材料包含碳化硅（SiC）的情况下，有在高浓度的p+型半导体区域32、33中形成由于杂质注入产生的缺陷的可能性。在高浓度的p+型半导体区域中发生这样的缺陷的情况下，有在施加逆偏置时发生从p+型半导体区域32、33向阳极电极11的泄漏的可能性。
在半导体装置3中，在高浓度的p+型半导体区域32、33与n型半导体层21之间设置有低浓度的p型半导体区域31、35。因此，在施加逆偏置时，在低浓度的p型半导体区域31、35与n型半导体层21之间形成耗尽层，泄漏电流被可靠地抑制。
（第四实施方式）
图7（a）是示出第四实施方式的半导体装置的第一例的示意性的剖面图，图7（b）是示出第四实施方式的半导体装置的第二例的示意性的剖面图。
在图7（a）所示的半导体装置4A中，在多个p+型半导体区域33的每一个与n型半导体层21之间设置有p型半导体区域34（第四半导体区域）。另外，在p+型半导体区域32与n型半导体层21之间设置有p型半导体区域35（第五半导体区域）。p+型半导体区域32和p型半导体区域35也可以适当地去除。
另外，在半导体装置4A中，在Y方向上，在相邻的p型半导体区域34之间设置有p型半导体区域31。根据这样的构造，在施加逆偏置时，耗尽层也从p型半导体区域31和n型半导体层21的pn结部扩展。其结果，在半导体装置4A中，相比于半导体装置3，逆泄漏电流被进一步抑制。
另外，图7（b）所示的半导体装置4B除了半导体装置1的基本构造以外，还包括在p+型半导体区域32与n型半导体层21之间设置的p型半导体区域35。因此，在施加逆偏置时，在低浓度的p型半导体区域35与n型半导体层21之间形成耗尽层，泄漏电流被可靠地抑制。
在实施方式中，也可以将p型设为第二导电类型、将n型设为第一导电类型。
另外，在实施方式中，表现为“部位A设置于部位B上”的情况的“上”有按部位A与部位B接触且部位A设置于部位B上的情况的意思来使用的情况，还有按部位A不与部位B接触且部位A设置于部位B的上方的情况的意思来使用的情况。另外，“部位A设置于部位B上”有在使部位A和部位B翻转而部位A位于部位B下的情况、部位A和部位B横向排列的情况下也应用的情况。其原因为，即使使实施方式的半导体装置旋转，在旋转前后，半导体装置的构造也不变化。
另外，上述各实施方式具备的各要素能够在技术上尽可能复合，将它们组合而得到的结构只要包括实施方式的特征就包含于实施方式的范围内。另外，在实施方式的思想的范畴中，只要是本领域技术人员就能够想到各种的变更例以及修正例，能够了解到关于这些变更例以及修正例也属于实施方式的范围。
虽然说明了本发明的几个实施方式，但这些实施方式仅和为例子而提出，并未意在限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变形包含于发明的范围、主旨中，并且包含于权利要求书记载的发明和其等同发明的范围内。

Claims (12)

1.一种半导体装置，其特征在于，包括：
第一电极；
第二电极；
第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；
第一导电类型的第二半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域，杂质浓度高于所述多个第一半导体区域的杂质浓度；
第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述第二半导体区域之间，与所述第一电极肖特基连接；以及
多个第三半导体区域，设置于所述第一半导体层与所述第一电极之间且所述第二半导体区域的内侧，
所述多个第三半导体区域在所述第二方向上排列，
所述多个第三半导体区域的杂质浓度高于所述多个第一半导体区域的杂质浓度，
在所述第二方向上，所述多个第三半导体区域的间距长于所述多个第一半导体区域的间距。
2.一种半导体装置，其特征在于，包括：
第一电极；
第二电极；
第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；
第一导电类型的第二半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域，杂质浓度高于所述多个第一半导体区域的杂质浓度；以及
第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述第二半导体区域之间，与所述第一电极肖特基连接。
3.根据权利要求2所述的半导体装置，其特征在于，
还包括与所述第一电极相接，被所述第二半导体区域包围的第一导电类型的多个第三半导体区域，
所述多个第三半导体区域在所述第二方向上排列，
所述多个第三半导体区域的杂质浓度高于所述多个第一半导体区域的杂质浓度，
在所述第二方向上，所述多个第三半导体区域的间距长于所述多个第一半导体区域的间距。
4.根据权利要求3所述的半导体装置，其特征在于，
在所述多个第三半导体区域的每一个与所述第一半导体层之间，还设置有第一导电类型的第四半导体区域，
所述第四半导体区域的杂质浓度低于所述多个第三半导体区域的杂质浓度。
5.根据权利要求2所述的半导体装置，其特征在于，还包括：
第一导电类型的第三半导体区域，与所述第一电极相接，除与所述第一电极相接的部分以外被所述多个第一半导体区域的每一个包围；以及
第一导电类型的第五半导体区域，设置于所述第二半导体区域与所述第一半导体层之间，
所述第三半导体区域的杂质浓度高于所述多个第一半导体区域的杂质浓度，
所述第五半导体区域的杂质浓度低于所述第二半导体区域的杂质浓度。
6.一种半导体装置，其特征在于，包括：
第一电极；
第二电极；
第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；
第一导电类型的多个第三半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在所述第二方向上排列，杂质浓度高于所述多个第一半导体区域的杂质浓度；以及
第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述多个第三半导体区域之间，与所述第一电极肖特基连接，
在所述第二方向上，相邻的所述第一半导体区域与所述第一电极接触的部分之间的距离短于所述多个第三半导体区域的间距。
7.根据权利要求6所述的半导体装置，其特征在于，
在所述第二方向上，所述多个第三半导体区域的间距比在相邻的第三半导体区域之间配置的所述多个第一半导体区域的间距更长。
8.根据权利要求6或者7所述的半导体装置，其特征在于，
还包括杂质浓度高于所述多个第一半导体区域的杂质浓度的第一导电类型的第二半导体区域，
所述第二半导体区域位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域以及所述多个第三半导体区域。
9.根据权利要求6或者7所述的半导体装置，其特征在于，
还包括在所述多个第三半导体区域的每一个与所述第一半导体层之间设置的第一导电类型的第四半导体区域，
所述第四半导体区域的杂质浓度低于所述多个第三半导体区域的杂质浓度。
10.根据权利要求8所述的半导体装置，其特征在于，
还包括在所述第二半导体区域与所述第一半导体层之间设置的第一导电类型的第五半导体区域，
所述第五半导体区域的杂质浓度低于所述第二半导体区域的杂质浓度。
11.一种半导体装置，其特征在于，包括：
第一电极；
第二电极；
第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；
第一导电类型的第三半导体区域，与所述第一电极相接，除与所述第一电极相接的部分以外被所述多个第一半导体区域的每一个包围，杂质浓度高于所述多个第一半导体区域的杂质浓度；
第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述多个第三半导体区域之间，与所述第一电极肖特基连接，
在所述第二方向上，相邻的所述第一半导体区域与所述第一电极接触的部分之间的距离短于所述多个第三半导体区域的间距。
12.根据权利要求11所述的半导体装置，其特征在于，
在所述第二方向上，所述多个第一半导体区域的间距与所述多个第三半导体区域的间距相同，
所述多个所述第一半导体区域的每一个设置在所述多个第三半导体区域的每一个与所述第一半导体层之间。
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