JP2006013186A - 半導体装置 - Google Patents

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Abstract

【課題】 バイポーラトランジスタの高速動作を可能にする。
【解決手段】 半導体基板2に設けられた第1導電型のコレクタ領域と、コレクタ領域上に設けられた第2導電型のエピタキシャル層を含む第2導電型のベース層16と、ベース層の表面領域に設けられた第1導電型のエミッタ領域28と、半導体基板上にベース層の側面を覆うように設けられベース層と同層であってかつベース層の膜厚の2乃至6倍の膜厚を有するベース引き出し電極20と、を備えている。
【選択図】 図1

Description

本発明は、バイポーラトランジスタを備えた半導体装置に関する。
従来、高速動作するバイポーラトランジスタを得るために、SiGeからなるベース層を薄くかつベース引き出し電極の膜厚を厚く形成することが知られている(例えば、特許文献1参照)。この特許文献1に記載されたバイポーラトランジスタは、面方位(100)のp型シリコン基板の表面にnサブコレクタと、エピタキシャル層からなるn型サブコレクタを形成し、n型サブコレクタ及びフィールド酸化膜上にp型SiGeをエピタキシャル成長させてn型サブコレクタ上にベース層を、フィールド酸化膜上にベース引き出し電極の第1の層を形成する。続いてベース層上にシリコン窒化膜を形成し、このシリコン窒化膜をエッチングすることにより、底面にベース層が露出しているエミッタ開口を形成する。その後、n型不純物を含む多結晶シリコンを、エミッタ開口を埋め込むように堆積し、パターニングすることによりエミッタ電極を形成する。これにより、ベース層とエミッタ電極が接触することになる。続いて、エミッタ電極の側面にシリコン酸化膜からなる側壁を形成した後、熱拡散法によってエミッタ電極からn型不純物をベース層の表面に拡散させてエミッタ領域を形成する。次に、エミッタ電極及び側壁をマスクとして上記シリコン窒化膜を除去することによりベース引き出し電極の第1の層を露出させる。その後、露出したベース引き出し電極の第1の層上にSiGeからなる第2の層を形成する。これにより、ベース引き出し電極は第1の層と第2の層が積層された構造となり、ベース層に比べてベース引き出し電極の膜厚を厚くすることができる。
一般に、高速動作させるためには、ベース層の厚さをできるだけ薄くする必要がある。特許文献1に記載のバイポーラトランジスタにおいては、ベース引き出し電極の第1の層がベース層と同層となるように形成されている。このため、特許文献1に記載のバイポーラトランジスタにおいては、ベース層の厚さを薄くすると、ベース層とベース引き出し電極との接触部の面積も小さくなり、ベース抵抗が高くなって、高速動作を行うことができないという問題がある。
特開2003−86599号公報
本発明は、高速動作が可能なバイポーラトランジスタを有する半導体装置を提供することを目的とする。
本発明の第1の態様による半導体装置は、半導体基板に設けられた第1導電型のコレクタ領域と、前記コレクタ領域上に設けられた第2導電型のエピタキシャル層を含む第2導電型のベース層と、前記ベース層の表面領域に設けられた第1導電型のエミッタ領域と、前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層と同層であってかつ前記ベース層の膜厚の2乃至6倍の膜厚を有するベース引き出し電極と、を備えたことを特徴とする。
本発明の第2の態様による半導体装置は、半導体基板に設けられた第1導電型のコレクタ領域と、前記コレクタ領域上に設けられた第2導電型の第1エピタキシャル層と、前記第1エピタキシャル層上に設けられ前記半導体基板から離れるに連れて前記半導体基板に平行な断面における面積が小さくなり前記第1エピタキシャル層とは材質が異なる第2導電型の第2エピタキシャル層とを含む第2導電型のベース層と、前記ベース層の前記第2エピタキシャル層の表面領域に設けられた第1導電型のエミッタ領域と、前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層よりも膜厚が厚いベース引き出し電極と、を備えたことを特徴とする。
本発明によれば、高速動作が可能なバイポーラトランジスタを有する半導体装置を提供することができる。
以下、本発明の実施形態を図面を参照して説明する。
(第1実施形態)
本発明の第1実施形態による半導体装置の構成を図1に示す。この実施形態の半導体装置は、NPN型のバイポーラトランジスタを備えている。このバイポーラトランジスタは、面方位が(110)のN型の半導体基板2の素子領域に形成され、DTI(Deep Trench Isolation)4によって素子分離されている。DTI4は、半導体基板2に形成された深いトレンチに、このトレンチの内壁に沿って設けられた絶縁膜6と、絶縁膜6を覆うように設けられたポリシリコン膜8と、このポリシリコン膜8の上部を覆うように設けられた絶縁膜12とを備えている。
バイポーラトランジスタは、上記素子領域に形成されたN型のコレクタ引き出し領域14と、このコレクタ引き出し領域14とSTI(Shallow Trench Isolation)10によって絶縁分離された半導体基板2の上記素子領域上に形成されたP型のベース層16とを備えている。STI10は半導体基板2に形成された浅いトレンチに酸化膜12が埋め込まれた構成となっている。ベース層16はエピタキシャル成長により形成されたシリコン層17と、このシリコン層17上にエピタキシャル成長により形成されたSiGe層18とを備えている。SiGe層18は半導体基板2から離れるにつれて断面形状が縮小、すなわち半導体基板2に平行な断面における面積が縮小するように構成されている。
そして、STI10上に形成されベース層16の側部と電気的接続するベース引き出し電極20が設けられている。このベース引き出し電極20はベース層16に比べて膜厚が厚くなるように形成されている。また、SiGe層18の上面と電気的に接続するエミッタ電極24が設けられ、このエミッタ電極24と接触するSiGe層18の表面領域にはN型のエミッタ領域28が設けられている。ベース引き出し電極20とエミッタ電極24とは絶縁膜22によって電気的に絶縁されている。
一方、コレクタ引き出し領域14上にはコレクタ電極26が設けられ、このコレクタ電極26およびエミッタ電極24は絶縁膜30に覆われた構成となっている。絶縁膜30上にはベース引き出し電極20と電気的に接続するベース電極32が設けられている。コレクタ電極26とベース電極32とは、またエミッタ電極24とベース電極32とは絶縁膜30によって電気的に絶縁されている。なお、本実施形態においては半導体基板2がコレクタ領域となっている。
なお、SiGe層18中のGe濃度は、シリコン層17側の方が高く、シリコン層17から離れるにつれて減少する。これは、エミッタ側よりもコレクタ側(シリコン層17側)のバンドギャップを狭くし、これにより、キャリアを加速して高速化を図っているためである。そして、SiGe層18中のGe濃度は30at%以下であることが好ましく、20at%以下であることがより好ましい。これは、SiGe層18とシリコン層17は格子定数が異なるため、SiGe層18中のGe濃度が30at%を超えると、転位が生じリーク電流が多くなるためである。
次に、本実施形態による半導体装置の製造工程を、図1および図2を参照して説明する。図2は、本実施形態による半導体装置のベース層16およびベース引き出し電極20の形成工程を説明する断面図である。
まず、面方位が(110)の半導体基板2上に図示しない酸化膜を形成後、この酸化膜を選択的にエッチングする。続いて、半導体基板2にDTI4用の深いトレンチを形成し、このトレンチを酸化膜6とポリシリコン膜8で埋め込み、CMP(Chemical Mechanical Polishing)により表面を平滑化する。その後、半導体基板2の深いトレンチを含む領域を選択的にエッチングして浅いトレンチを形成し、この浅いトレンチに酸化膜12を埋め込み、表面を平滑化し、DTI4およびSTI10を形成する。
次に、コレクタ引き出し領域が形成される領域に選択的に燐(P)を注入し、拡散を行うことによりコレクタ引き出し領域14を形成する。このとき、コレクタ引き出し領域14上およびベース層が形成される領域には上述した図示しない酸化膜が形成されている。その後、STI10上に不純物がドープされたポリシリコン膜20aを堆積し、パターニングを行う(図2参照)。なお、このポリシリコン膜20aは、本実施形態の半導体装置がMISFETをも備えている場合には、MISFETのポリシリコンからなるゲート電極と同時に形成される。
次に、ベース層が形成される領域上の上記図示しない酸化膜を剥離し、非選択エピタキシャル成長技術により、ベース層が形成される領域にP型不純物がドーピングされたエピタキシャルSi層17を形成する。このときSTI10上にはP型不純物がドーピングされたポリシリコン層20bが形成される。ポリシリコン層20bはポリシリコン層20aに積層される。エピタキシャルSi層17およびポリシリコン層20bの形成に使用されるガスとしては、SiH、Si、SiHCl、SiHClのいずれかが用いられ、ドーパントガスとしてはBが用いられる。このエピタキシャルSi層17およびポリシリコン層20bの形成は、STI10上に後述するポリSiGe層20cを形成するために有用なプロセスである。すなわち、ここでのSi層を形成することなく直接SiGeを非選択エピタキシャル成長させると、半導体基板2上にはエピタキシャルSiGe層18が容易に形成されるが、このときSiGeではシリコン酸化膜に対する選択比が高く、STI10上にポリSiGe層20cを確実に形成することが難しく、ひいては得られるポリSiGe層20cが不均一な膜となりやすいからである。
続いて、非選択エピタキシャル成長技術により、ベース層が形成される領域にP型不純物がドーピングされたエピタキシャルSiGe層18を形成する。このときポリシリコン層20b上にはP型不純物がドーピングされたポリSiGe層20cが形成される(図2参照)。ポリSiGe層20cはポリシリコン層20bに積層される。ポリシリコン層20a、ポリシリコン層20bおよびポリSiGe層20cからベース引き出し電極20が構成される。エピタキシャルSiGe層18およびポリSiGe層20cの形成に使用されるガスとしては、SiH、Si、SiHCl、SiHClのいずれかと、GeHとが用いられ、ドーパントガスとしてはBが用いられる。なお、本実施形態に係るバイポーラトランジスタはNPN型であるが、PNP型のバイポーラトランジスタを形成する場合にはドーパントガスとしてはPHまたはAsHが用いられる。
エピタキシャルSiGe層18は、半導体基板2から離れるにつれて断面形状が中央部に後退するように、すなわち半導体基板2に平行な断面における面積が縮小するように形成されている(図2参照)。また、ポリSiGe層20cは、エピタキシャルSiGe層18が半導体基板2から離れるにつれて断面形状が後退するのとは逆に、エピタキシャルSiGe層18の中央部に向かって進出するように形成されている(図2参照)。
この理由を図3および図4を参照して説明する。図3は、面方位がそれぞれ(110)と(100)であるシリコン基板上に形成されるSiGe層の成長速度の、Ge濃度の依存特性を示すグラフである。図4は、面方位が(100)の半導体基板上に形成されるエピタキシャルSiGe層とポリSiGe層の成長速度の、原料ガスGeHの流量依存特性を示す図である。図3において、横軸はSiGe中のGeの濃度(at%)を、縦軸はSiGeの成長速度(nm/min)を示す。グラフg1は面方位が(110)の場合の特性であり、グラフg2は面方位が(100)の場合の特性である。この図3からわかるように、面方位が(100)の半導体基板上では、Ge濃度が高くなればなるほどエピタキシャルSiGe層の成長速度は速くなる(グラフg2参照)。例えば、Ge濃度が12at%のときのエピタキシャルSiGe層は、Ge濃度が0at%すなわちエピタキシャルシリコン層の約4倍の成長速度となる。これは、原料ガスGeHの触媒作用によりエピタキシャルSiGe層の成長速度が飛躍的に増大するためである。
しかし、面方位が(110)の半導体基板上では、Ge濃度に関係なく成長速度はほぼ一定である(グラフg1参照)。すなわち、エピタキシャルSiGe層の成長速度は、Ge濃度が0at%すなわちエピタキシャルシリコン層の成長速度とほぼ同じとなる。これは、面方位が(110)の半導体基板の場合は、原料ガスGeHの触媒作用によりエピタキシャルSiGe層の成長速度が飛躍的に増大しないことを示している。
また、図4からわかるように、面方位が(100)の半導体基板上に形成されるエピタキシャルSiGe層とポリSiGe層の成長速度は、GeHの流量が極端に大きくなければ、ほぼ同じである。
したがって、本実施形態においては、エピタキシャルSiGe層18の成長速度は図3のグラフg1にしたがい、ポリSiGe層20cの成長速度は図3のグラフg2にほぼしたがうことになる。
以上説明したことにより、本実施形態においては、エピタキシャルSiGe層18の膜厚に比べてベース引き出し電極20のポリSiGe層20cを厚く形成することができる。また、本実施形態においては、エピタキシャルSiGe層18とポリSiGe層20cの水平方向(半導体基板に平行な方向)の成長速度差により、エピタキシャルSiGe層18の成長面は、面方位が(100)の半導体基板である場合に比べて中央方向に後退するとともにポリSiGe層20cの成長面がベース層16の中央方向に進出することなる。これによりベース層16とベース引き出し電極20との接触面積を大きくすることが可能となる。
再び、図1に戻り、本実施形態による半導体装置の製造方法の説明を続ける。
ベース層16およびベース引き出し電極20を堆積した後、ベース引き出し電極20を選択的にパターニングし、絶縁膜22で覆う。続いて、ベース層16の上部の絶縁膜22を選択的にエッチングした後、ポリシリコン膜を堆積する。続いて、ポリシリコン膜に不純物Asを注入した後、ポリシリコン膜をパターニングすることにより、エミッタ電極24を形成する。その後、熱処理により、エミッタ電極24からエピタキシャルSiGe層18に不純物を拡散させ、エミッタ領域28を形成する。続いて、コレクタ引き出し領域14上の図示しない絶縁膜を選択的にエッチング除去し、コレクタ引き出し領域14を露出させる。その後、ポリシリコン膜を堆積し、このポリシリコン膜に不純物Asを注入し、ポリシリコン膜をパターニングすることにより、コレクタ電極26を形成する。
エミッタ電極24およびコレクタ電極26を絶縁膜30で覆い、絶縁膜30を選択的にエッチングした後、ベース電極32を形成し、バイポーラトランジスタを完成する。なお、コレクタ電極26はコレクタ引き出し領域14を覆うように形成されているが、エミッタ電極24のように、断面がT字型となるように形成してもよい。この場合、コレクタ引き出し領域14は絶縁膜(例えば絶縁膜22)で覆われ、この絶縁膜を選択的にエッチングして設けられた開口をコレクタ電極材料で埋め込み、パターニングすることによりコレクタ電極が形成される。
本実施形態においては、エミッタ領域28は固相拡散により形成しているが、この場合は、SiGe層18の表面にキャップ層となるエピタキシャルSi層(図示せず)を形成し、このエピタキシャルSi層に固相拡散によりエミッタ領域28を形成することになる。なお、エミッタ領域28を固相拡散によって形成しない場合は、キャップ層を形成しないで、エミッタ領域28となるエピタキシャルSi層をSiGe層18上に直接形成する。
以上説明したように、本実施形態においては、ベース引き出し電極20の膜厚はベース層16の膜厚に比べて厚く形成することができる。このため、ベース引き出し電極20の抵抗を低下させることができる。なお、ベース引き出し電極20の膜厚はベース層16の2〜6倍であることが好ましい。2倍よりも小さい場合はベース引き出し電極20の抵抗が下がらず、6倍よりも大きい場合は絶縁膜を被覆した場合の平坦性が悪くなるからである。また、本実施形態においては、ベース引き出し電極20は、ポリシリコン層20a、ポリシリコン層20b、ポリSiGe層20cから構成されていたが、ポリシリコン層20aはなくてもよい。
また、本実施形態においては、ベース層16のエピタキシャルSiGe層18が半導体基板2から離れるに連れて中央方向に後退し、ベース引き出し電極20のポリSiGe層20cがベース層16の中央方向に進出しているため、ベース層16とベース引き出し電極20との接触面積を、従来の場合に比べて大きくすることができる。これにより、ベース層16の膜厚を薄くしてもベース層16とベース引き出し電極20との接触面積が縮小せず、接触抵抗が高くならない。また、ベース層16が半導体基板2から離れるに連れて中央方向に後退しているため、中央方向に後退していない場合に比べエミッタ電極24に対向するベース層16の面積が減少し、ベース層16とエミッタ電極24間の寄生容量も減少する。
また、本実施形態においては、ベース層16は、半導体基板2から離れるに連れて中央方向に後退したエピタキシャルSiGe層18がエピタキシャルSi層17上に形成されているため、エミッタ領域を形成するに必要なエピタキシャルSiGe層18の最上面の面積を確保することが可能となる。
また、ベース層16とポリシリコン層20b、ポリSiGe層20cが同層となるように形成されているため、ベース層と、ポリシリコン層20bおよびポリSiGe層20cとの接触抵抗がほとんどなく雑音指数などの電気的特性上非常に有利である。また、同層であるため、特許文献1のようにベース引き出し電極を第1の層と第2の層を積層して形成する場合に比べて、本実施形態のベース引き出し電極を形成するプロセスが簡単となる。
以上により、ベース引き出し電極の抵抗を低減することができるとともにベース層16を薄くしてもベース引き出し電極とベース層との接触抵抗が高くなるのを防止することができ、かつベース層とエミッタ電極間の寄生容量を低減することができるため、高速動作が可能となる。
なお、本実施形態においては、後述する第2実施形態の図7で説明する、半導体基板2内に埋め込まれコレクタ引き出し領域14と電気的に接続するN埋め込み層3は設けられていないが、N埋め込み層3を設けてもよい。本実施形態の半導体装置は、N埋め込み層がなくとも動作する。
(比較例)
次に、本実施形態の半導体装置との比較のために、面方位が(100)の半導体基板に、本実施形態と同様の製造工程を用いて、バイポーラトランジスタを形成した。この比較例におけるベース層16とベース引き出し電極20の形成直後の断面図を図5に示し、バイポーラトランジスタを製造した後の断面図を図6に示す。
図5から分かるように、ベース層16のエピタキシャルSiGe層18と、ベース引き出し電極20のポリSiGe層20cとの膜厚はほぼ同じになる。また、エピタキシャルSiGe層18は、本実施形態の場合と異なり、半導体基板から離れるに連れて中央部に後退していない。したがって、比較例においては、ベース層16とベース引き出し電極20の膜厚はほぼ同じであるとともに、ベース層16とベース引き出し電極20との接触面積は、ベース層16の厚さに比例することになる。このため、比較例による半導体装置は、本実施形態の半導体装置に比べて、ベース引き出し電極の抵抗が高いとともにベース層とエミッタ電極間の寄生容量も減少しない。また、ベース層を薄くした場合、ベース引き出し電極の接触面積も低下するため、接触抵抗が大きくなり、高速動作を行うことができない。
(第2実施形態)
次に、本発明の第2実施形態による半導体装置の構成を図7に示す。
本実施形態による半導体装置は、NPN型のバイポーラトランジスタを備えている。このバイポーラトランジスタは、面方位が(110)のN型半導体基板2の素子領域に形成され、LOCOS(Local Oxidation Of Silicon)法によって形成された絶縁膜5によって素子分離されている。
バイポーラトランジスタは、半導体基板2内に埋め込まれたN埋め込み層3と、上記素子領域に形成されN埋め込み層3に接続するN型のコレクタ引き出し領域14と、このコレクタ引き出し領域14と絶縁膜5によって絶縁分離された半導体基板2の上記素子領域上に形成されたP型のベース層16とを備えている。ベース層16はエピタキシャル成長により形成されたシリコン層17と、このシリコン層17上にエピタキシャル成長により形成されたSiGe層18とを備えている。SiGe層18は半導体基板2から離れるにつれて断面形状が縮小、すなわち半導体基板2に平行な断面における面積が縮小するように構成されている。
そして、絶縁膜5上に形成されベース層16の側部と電気的接続するベース引き出し電極20が設けられている。このベース引き出し電極20は、ポリシリコン層20a、ポリシリコン層20b、およびポリSiGe層20cからなっており、ベース層16に比べて膜厚が厚くなるように形成されている。また、SiGe層18の上面と電気的に接続するエミッタ電極24が設けられ、このエミッタ電極24と接触するSiGe層18の表面領域にはN型のエミッタ領域28が設けられている。ベース引き出し電極20とエミッタ電極24とは図示しない絶縁膜によって電気的に絶縁されている。ベース引き出し電極20上にはベース電極32が設けられている。一方、コレクタ引き出し領域14上にはコレクタ電極26が設けられている。
なお、第1実施形態と同様にSiGe層18中のGe濃度は、シリコン層17側の方が高く、シリコン層17から離れるにつれて減少しており、また、SiGe層18中のGe濃度は30at%以下であることが好ましく、20at%以下であることがより好ましい。
次に、本実施形態による半導体装置の製造工程を、図7および図8を参照して説明する。図8は、本実施形態による半導体装置のベース層16およびベース引き出し電極20の形成工程を説明する断面図である。
まず、N埋め込み層3が形成された面方位が(110)の半導体基板2の表面にLOCOS法によって絶縁膜5を形成する。このとき、絶縁膜5が形成されていない半導体基板の表面領域はシリコン窒化膜(図示せず)で覆われている。コレクタ引き出し領域を形成すべき領域に選択的に不純物P(燐)を注入し、N埋め込み層3に接続するN型のコレクタ引き出し領域14を形成する。
その後、ポリシリコンを堆積した後、パターニングを行いベース引き出し電極のポリシリコン層20aを形成する。このポリシリコン層20aは大部分が絶縁膜5上に存在しているが、先端がベース層16の形成される素子領域にかかるように形成される。なお、このポリシリコン膜20aは、本実施形態の半導体装置がMISFETをも備えている場合には、MISFETのポリシリコンからなるゲート電極と同時に形成される。
続いて、ベース層16が形成される領域のシリコン窒化膜を、ウェットエッチングを用いて除去する。すると、ベース層16が形成される領域の半導体基板表面と、ポリシリコン層20aとの間に間隙が形成される。
次に、第1実施形態と同様に、非選択エピタキシャル成長により、ベース層が形成される領域にP型不純物がドーピングされたエピタキシャルSi層17を形成する。このときポリシリコン層20aの表面上にはP型不純物がドーピングされたポリシリコン層20bが形成される。なお、エピタキシャルSi層17は、半導体基板表面と、ポリシリコン層20aとの間の間隙にも形成される。したがって、上記間隙においては基板側にはエピタキシャルSi層17が形成され、ポリシリコン層20a側はポリシリコン層20bとなる。エピタキシャルSi層17およびポリシリコン層20bの形成に使用されるガスとしては、SiH、Si、SiHCl、SiHClのいずれかが用いられ、ドーパントガスとしてはBが用いられる。
続いて、非選択エピタキシャル成長技術により、ベース層が形成される領域にP型不純物がドーピングされたエピタキシャルSiGe層18を形成する。このときポリシリコン層20b上にはP型不純物がドーピングされたポリSiGe層20cが形成される(図8参照)。ポリSiGe層20cはポリシリコン層20bに積層される。ポリシリコン層20a、ポリシリコン層20bおよびポリSiGe層20cからベース引き出し電極20が構成される。エピタキシャルSiGe層18およびポリSiGe層20cの形成に使用されるガスとしては、SiH、Si、SiHCl、SiHClのいずれかと、GeHとが用いられ、ドーパントガスとしてはBが用いられる。なお、本実施形態に係るバイポーラトランジスタはNPN型であるが、PNP型のバイポーラトランジスタを形成する場合にはドーパントガスとしてはPHまたはAsHが用いられる。
第1実施形態の場合と同様に、エピタキシャルSiGe層18は、半導体基板2から離れるにつれて断面形状が中央部に後退するように、すなわち半導体基板2に平行な断面における面積が縮小するように形成されている(図8参照)。また、ポリSiGe層20cは、エピタキシャルSiGe層18が半導体基板2から離れるにつれて断面形状が後退するのとは逆に、エピタキシャルSiGe層18の中央部に向かって進出するように形成されている(図8参照)。
ベース層16およびベース引き出し電極20を堆積した後、ベース引き出し電極20を選択的にパターニングし、絶縁膜(図示せず)で覆う。続いて、ベース層16およびコレクタ引き出し領域14の上部の上記絶縁膜を選択的にエッチングした後、ポリシリコン膜を堆積する。続いて、ポリシリコン膜にN型不純物例えばAsを注入した後、ポリシリコン膜をパターニングすることにより、エミッタ電極24およびコレクタ電極26を形成する。その後、熱処理により、エミッタ電極24からエピタキシャルSiGe層18に不純物を拡散させ、エミッタ領域28を形成する。続いて、ベース引き出し電極20上の上記絶縁膜に、底部がベース引き出し電極20が露出した開口(図示せず)を設け、この開口を金属で埋め込みパターニングすることによりベース電極32を形成し、バイポーラトランジスタを完成する。
本実施形態においては、エミッタ領域28は固相拡散により形成しているが、この場合は、SiGe層18の表面にキャップ層となるエピタキシャルSi層(図示せず)を形成し、このエピタキシャルSi層に固相拡散によりエミッタ領域28を形成することになる。なお、エミッタ領域28を固相拡散によって形成しない場合は、キャップ層を形成しないで、エミッタ領域28となるエピタキシャルSi層をSiGe層18上に直接形成する。
以上説明したように、本実施形態においては、ベース引き出し電極20の膜厚はベース層16の膜厚に比べて厚く形成することができる。このため、ベース引き出し電極20の抵抗を低下させることができる。なお、ベース引き出し電極20の膜厚は第1実施形態の場合と同様に、ベース層16の2〜6倍であることが好ましい。
また、本実施形態においては、第1実施形態の場合と同様に、ベース引き出し電極の抵抗を低減することができるとともにベース層16を薄くしてもベース引き出し電極とベース層との接触抵抗が高くなるのを防止することができ、かつベース層とエミッタ電極間の寄生容量を低減することができるため、高速動作が可能となる。
(比較例)
次に、本実施形態の半導体装置との比較のために、面方位が(100)の半導体基板に、本実施形態と同様の製造工程を用いて、バイポーラトランジスタを形成した。この比較例におけるベース層16とベース引き出し電極20の形成直後の断面図を図9に示し、バイポーラトランジスタを製造した後の断面図を図10に示す。
図9から分かるように、ベース層16のエピタキシャルSiGe層18と、ベース引き出し電極20のポリSiGe層20cとの膜厚はほぼ同じになる。また、エピタキシャルSiGe層18は、本実施形態の場合と異なり、半導体基板から離れるに連れて中央部に後退していない。したがって、比較例においては、ベース層16とベース引き出し電極20の膜厚はほぼ同じであるとともに、ベース層16とベース引き出し電極20との接触面積は、ベース層16の厚さに比例することになる。このため、比較例による半導体装置は、本実施形態の半導体装置に比べて、ベース引き出し電極の抵抗が高いとともにベース層とエミッタ電極間の寄生容量も減少しない。また、ベース層を薄くした場合、ベース引き出し電極の接触面積も縮小するため、接触抵抗が大きくなり、高速動作を行うことができない。
(第3実施形態)
次に、本発明の第3実施形態による半導体装置を図11乃至図16を参照して説明する。図11乃至図16は、本実施形態による半導体装置の製造工程を示す断面図である。
まず、第1実施形態と同様に、面方位が(110)のN型半導体基板2にDTI(図示せず)およびSTI10を形成した後、CMPを用いて平坦化する。続いて、コレクタ引き出し領域が形成される領域にN型不純物を注入し、コレクタ引き出し領域(図示せず)を形成する。
次に、それぞれ膜厚が30nmであるSiO層40、ポリシリコン層42、Si層44を順次形成する。続いて、ベース引き出し電極となる膜厚200nmのB(ボロン)がドープされたポリシリコン層46を形成し、その後、SiOからなる膜厚400nmの層間絶縁膜48を形成する。そして、層間絶縁膜48およびポリシリコン層46をパターニングすることにより、底面にSi層44が露出している開口49をベース層が形成される領域に設ける(図11参照)。
次に、開口49の内側の側部に、SiOからなる側壁50およびSiからなる側壁52を形成する。これらの側壁50、52によって開口49は径がより小さい開口53となる(図12参照)。
続いて、CDE(Chemical Dry Etching)を用いて、開口53の底面のSi層44およびポリシリコン層42をエッチングする。このとき、Siからなる側壁52はエッチング除去される。その後、ウェットエッチングを用いて、素子領域上のSiO層40をエッチング除去し、半導体基板2の表面を露出させる(図13参照)。このとき、SiOからなる側壁50は、SiO層40に比べて膜厚が厚いため、SiO層40がエッチング除去されても、SiOからなる側壁50は残置される。
次に、選択エピタキシャル成長により、半導体基板2上にエピタキシャルSi層57およびエピタキシャルSiGe層58を形成する。このとき、選択エピタキシャル成長を用いているため、SiO層40、Si層44の側部からポリシリコン層は成長しないが、ポリシリコン層42およびポリシリコン層46の露出した表面からポリシリコン/ポリSiGeが成長し、エピタキシャルSiGe層58の側部にポリシリコン/ポリSiGe層60が形成される。エピタキシャルSi層57およびエピタキシャルSiGe層58はベース層56を構成し、ポリシリコン/ポリSiGe層60はベース引き出し電極の一部分となる(図14参照)。第1実施形態で説明したと同様に、エピタキシャルSiGe層58は半導体基板2から離れるに連れて中央方向に後退し、ポリシリコン/ポリSiGe層60がベース層56の中央方向に進出した構成となる。
なお第1実施形態と同様に、SiGe層58中のGe濃度は、シリコン層57側の方が高く、シリコン層57から離れるにつれて減少しており、また、SiGe層58中のGe濃度は30at%以下であることが好ましく、20at%以下であることがより好ましい。
次に、SiOからなる側壁50を剥離した後、開口の内壁に沿ってSiO層62を形成する。続いて、開口を埋め込むようにポリシリコン膜64を形成した後、RIE(Reactive Ion Etching)を用いてポリシリコン膜64に開口66を形成する(図15参照)。
次に、ウェットエッチングを用いて、開口66の底部に露出しているSiO層62を除去し、その後、N型の不純物例えばP(燐)がドープされたポリシリコンを開口66を埋め込むように堆積し、エミッタ電極68を形成する。続いて、熱処理することによりエミッタ電極68からN型の不純物をエピタキシャルSiGe層58の表面に拡散させ、エミッタ領域70を形成し、バイポーラトランジスタを完成する(図16参照)。
本実施形態においては、エミッタ領域70は固相拡散により形成しているが、この場合は、SiGe層58の表面にキャップ層となるエピタキシャルSi層(図示せず)を形成し、このエピタキシャルSi層に固相拡散によりエミッタ領域70を形成することになる。なお、エミッタ領域70を固相拡散によって形成しない場合は、キャップ層を形成しないで、エミッタ領域70となるエピタキシャルSi層をSiGe層58上に直接形成する。
本実施形態においては、ベース引き出し電極60の膜厚をベース層56の膜厚よりも厚くすることが可能となる。また、第1実施形態と同様に、ベース層56の膜厚を薄くしてもベース層56とベース引き出し電極60の接触面積を低下させることがない。このため、ベース層56の膜厚を薄くしても接触抵抗が増大するのを抑制することが可能となる。また、ベース層とエミッタ電極間の寄生容量を低下させることが可能となる。したがって、高速動作が可能となる。
なお、第1乃至第3実施形態においては、面方位が(110)の半導体基板を用いたが、面方位が(111)の半導体基板を用いても同じ効果を得ることができる。
本発明の第1実施形態による半導体装置の構成を示す断面図。 第1実施形態による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。 面方位が(110)と(100)のシリコン基板上に形成されるSiGe層の成長速度の、Ge濃度の依存特性を示す図。 面方位が(100)のシリコン基板上に形成されるエピタキシャルSiGe層とポリSiGe層の、原料ガスGeHの流量依存特性を示す図。 第1実施形態の比較例による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。 第1実施形態の比較例による半導体装置の構成を示す断面図。 本発明の第2実施形態による半導体装置の構成を示す断面図。 第2実施形態による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。 第2実施形態の比較例による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。 第2実施形態の比較例による半導体装置の構成を示す断面図。 本発明の第3実施形態による半導体装置の製造工程を示す断面図。 本発明の第3実施形態による半導体装置の製造工程を示す断面図。 本発明の第3実施形態による半導体装置の製造工程を示す断面図。 本発明の第3実施形態による半導体装置の製造工程を示す断面図。 本発明の第3実施形態による半導体装置の製造工程を示す断面図。 本発明の第3実施形態による半導体装置の製造工程を示す断面図。
符号の説明
2 半導体基板
10 STI(素子分離絶縁膜)
14 コレクタ引き出し領域
16 ベース層
17 エピタキシャルSi層
18 エピタキシャルSiGe層
20 ベース引き出し電極
28 エミッタ領域

Claims (5)

  1. 半導体基板に設けられた第1導電型のコレクタ領域と、
    前記コレクタ領域上に設けられた第2導電型のエピタキシャル層を含む第2導電型のベース層と、
    前記ベース層の表面領域に設けられた第1導電型のエミッタ領域と、
    前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層と同層であってかつ前記ベース層の膜厚の2乃至6倍の膜厚を有するベース引き出し電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記ベース層は前記半導体基板から離れるに連れて前記半導体基板に平行な断面における面積が小さくなる形状のエピタキシャル層を備えていることを特徴とする請求項1記載の半導体装置。
  3. 半導体基板に設けられた第1導電型のコレクタ領域と、
    前記コレクタ領域上に設けられた第2導電型の第1エピタキシャル層と、前記第1エピタキシャル層上に設けられ前記半導体基板から離れるに連れて前記半導体基板に平行な断面における面積が小さくなり前記第1エピタキシャル層とは材質が異なる第2導電型の第2エピタキシャル層とを含む第2導電型のベース層と、
    前記ベース層の前記第2エピタキシャル層の表面領域に設けられた第1導電型のエミッタ領域と、
    前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層よりも膜厚が厚いベース引き出し電極と、
    を備えたことを特徴とする半導体装置。
  4. 前記ベース層はエピタキシャルSiGe層を含むことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
  5. 前記半導体基板は面方位が(110)または(111)であることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
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