WO2021016764A1 - 电容装置及其制备方法 - Google Patents

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WO2021016764A1
WO2021016764A1 PCT/CN2019/098020 CN2019098020W WO2021016764A1 WO 2021016764 A1 WO2021016764 A1 WO 2021016764A1 CN 2019098020 W CN2019098020 W CN 2019098020W WO 2021016764 A1 WO2021016764 A1 WO 2021016764A1
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layer
capacitor
dielectric layer
sio
substrate
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陆斌
沈健
皮波
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深圳市汇顶科技股份有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only

Definitions

  • This application relates to the field of capacitors, and more specifically, to capacitor devices and methods of making them.
  • Capacitors can play the role of bypassing, filtering, decoupling, etc. in the circuit, and are an indispensable part of ensuring the normal operation of the circuit.
  • the capacitance value of the actually produced capacitor will vary with the magnitude of the bias voltage across it or the temperature.
  • the change of the capacitance of the capacitor with the bias voltage can be characterized by the following formula:
  • C 0 represents the capacitance of the capacitor under a bias voltage of 0 volts (V)
  • ⁇ is the secondary voltage coefficient of the capacitor
  • ⁇ is the primary voltage coefficient of the capacitor, also known as the linear coefficient.
  • C 25 is the capacitance value of the capacitor at 25 degrees Celsius (°C)
  • ⁇ is the temperature coefficient of the capacitor.
  • the voltage coefficient and temperature coefficient of the capacitor can be positive or negative.
  • materials with a positive voltage coefficient and materials with a negative voltage coefficient are usually uniformly mixed to form a dielectric material with a voltage coefficient close to 0, and/or materials with a positive temperature coefficient are combined with materials with a negative voltage coefficient.
  • the temperature coefficient materials are uniformly mixed to form a dielectric material with a temperature coefficient close to 0, and then a capacitor with a voltage coefficient and/or a temperature coefficient close to 0 is prepared to improve the performance of the capacitor.
  • NP0-type multilayer ceramic chip capacitors Multilayer Ceramic Capacitors, MLCC
  • the embodiments of the present application provide a capacitor device and a manufacturing method thereof, which can reduce the voltage coefficient and/or temperature coefficient of the capacitor device.
  • a capacitor device including:
  • At least one capacitor At least one capacitor
  • the at least one capacitor includes at least one first dielectric layer and at least one second dielectric layer, the first dielectric layer has a positive voltage coefficient and the second dielectric layer has a negative voltage coefficient; and/ Or, the first dielectric layer has a positive temperature coefficient and the second dielectric layer has a negative temperature coefficient.
  • the voltage coefficient of the at least one capacitor By offsetting the negative voltage coefficient of the second dielectric layer by the positive voltage coefficient of the first dielectric layer, the voltage coefficient of the at least one capacitor can be 0 or close to 0, similarly, the voltage coefficient of the first dielectric layer
  • the positive temperature coefficient offsets the negative temperature coefficient of the second dielectric layer, and the voltage coefficient of the at least one capacitor may be zero or close to zero. That is, by using the principle of positive and negative cancellation, the voltage coefficient and/or temperature coefficient of the at least one capacitor as a whole can be made zero or close to zero.
  • the capacitance value of the at least one capacitor does not change or the change is small, which effectively guarantees the performance of the capacitor device.
  • the positive voltage coefficient of the first dielectric layer and the negative voltage coefficient of the second dielectric layer make the voltage coefficient of the at least one capacitor 0 or close to 0; and/or, The positive temperature coefficient of the first dielectric layer and the negative temperature coefficient of the second dielectric layer make the temperature coefficient of the at least one capacitor 0 or close to 0.
  • the at least one capacitor includes:
  • the at least two capacitors include at least one first capacitor and at least one second capacitor, the first capacitor has a positive voltage coefficient and the second capacitor has a negative voltage coefficient, so that the at least two capacitors The voltage coefficient of the capacitor is 0 or close to 0; and/or, the first capacitor has a positive temperature coefficient and the second capacitor has a negative temperature coefficient, so that the temperature coefficient of the at least two capacitors is 0 or Close to 0.
  • the voltage coefficient of the first capacitor is used to cancel the voltage coefficient of the second capacitor, and/or the temperature coefficient of the first capacitor is used to cancel the temperature coefficient of the second capacitor, so that the at least two parallel connections
  • the voltage coefficient and/or temperature coefficient of the capacitor as a whole is zero or close to zero.
  • the capacitance values of the at least two capacitors will not change or change slightly, which effectively guarantees the performance of the capacitor device.
  • the first dielectric layer includes a first silicon dioxide SiO 2 layer, a second SiO 2 layer, and a first hafnium oxide HfO 2 layer, wherein the first HfO 2 layer is disposed on the Between the first SiO 2 layer and the second SiO 2 layer; the second dielectric layer includes a third SiO 2 layer, a fourth SiO 2 layer, and a yttrium oxide Y 2 O 3 layer, wherein the Y 2 O 3 The layer is arranged between the third SiO 2 layer and the fourth SiO 2 layer.
  • Y 2 O 3 and HfO 2 are high-k materials, their band gap is small, which easily leads to excessive capacitance leakage. Therefore, the wide band gap SiO 2 is placed in the high-k material The upper and lower surfaces can reduce the leakage of the capacitor to ensure the overall performance of the capacitor.
  • the number of the at least one first capacitor is equal to the number of the at least one second capacitor.
  • the at least one capacitor includes:
  • a third capacitor, the dielectric layer of the third capacitor includes the first dielectric layer and the second dielectric layer, so that the voltage coefficient and/or temperature coefficient of the third capacitor is 0 or close to 0.
  • the voltage coefficient of the first dielectric layer is offset by the voltage coefficient of the second dielectric layer, and/or the temperature coefficient of the first dielectric layer is offset by the temperature coefficient of the second dielectric layer, so that the first The voltage coefficient and/or temperature coefficient of the dielectric layer of the three-capacitor as a whole is 0 or close to 0.
  • the capacitance value of the third capacitor does not change or changes little, which effectively guarantees the performance of the capacitor device.
  • the first dielectric layer includes a fifth silicon dioxide SiO 2 layer and a sixth SiO 2 layer
  • the second dielectric layer includes a second hafnium oxide HfO 2 layer, wherein the second The HfO 2 layer is provided between the fifth SiO 2 layer and the sixth SiO 2 layer.
  • the at least one capacitor is at least one capacitor formed by a stacked structure.
  • the voltage coefficient and/or temperature coefficient of the stacked structure as a whole can be zero or close to zero, thereby ensuring that the capacitor device Performance.
  • the laminated structure includes:
  • the multilayer dielectric layer and the at least one conductive layer form a structure in which the dielectric layer and the conductive layer are adjacent to each other.
  • the substrate is a conductive substrate or the surface of the substrate close to the laminated structure is provided with a conductive region with a resistivity lower than a preset threshold, and the laminated structure
  • the bottom layer close to the substrate is the dielectric layer in the multilayer dielectric layer.
  • the substrate is an insulating substrate
  • the bottom layer close to the substrate in the laminated structure is a conductive layer in the at least one conductive layer.
  • At least one groove is formed on the surface of the substrate close to the laminated structure, and at least a part of the laminated structure is disposed in the at least one groove.
  • the bottom conductive layer near the substrate in the at least one conductive layer or the bottom dielectric layer near the substrate in the multilayer dielectric layer forms at least one of the following structures:
  • Trough structure, column structure and wall structure Trough structure, column structure and wall structure.
  • a method for manufacturing a capacitor device including:
  • the at least one capacitor includes at least one first dielectric layer and at least one second dielectric layer, the first dielectric layer has a positive voltage coefficient and the second dielectric layer has a negative voltage coefficient; and/ Or, the first dielectric layer has a positive temperature coefficient and the second dielectric layer has a negative temperature coefficient.
  • the positive voltage coefficient of the first dielectric layer and the negative voltage coefficient of the second dielectric layer make the voltage coefficient of the at least one capacitor 0 or close to 0; and/or, The positive temperature coefficient of the first dielectric layer and the negative temperature coefficient of the second dielectric layer make the temperature coefficient of the at least one capacitor 0 or close to 0.
  • the preparing at least one capacitor includes:
  • the at least two capacitors include at least one first capacitor and at least one second capacitor, the first capacitor has a positive voltage coefficient and the second capacitor has a negative voltage coefficient, so that the at least two capacitors The voltage coefficient of the capacitor is 0 or close to 0; and/or, the first capacitor has a positive temperature coefficient and the second capacitor has a negative temperature coefficient, so that the temperature coefficient of the at least two capacitors is 0 or Close to 0.
  • the first dielectric layer includes a first silicon dioxide SiO 2 layer, a second SiO 2 layer, and a first hafnium oxide HfO 2 layer, wherein the first HfO 2 layer is disposed on the Between the first SiO 2 layer and the second SiO 2 layer; the second dielectric layer includes a third SiO 2 layer, a fourth SiO 2 layer, and a yttrium oxide Y 2 O 3 layer, wherein the Y 2 O 3 The layer is arranged between the third SiO 2 layer and the fourth SiO 2 layer.
  • the number of the at least one first capacitor is equal to the number of the at least one second capacitor.
  • the preparing at least one capacitor includes:
  • a third capacitor is prepared, and the dielectric layer of the third capacitor includes the first dielectric layer and the second dielectric layer, so that the voltage coefficient and/or temperature coefficient of the third capacitor is 0 or close to 0.
  • the first dielectric layer includes a fifth silicon dioxide SiO 2 layer and a sixth SiO 2 layer
  • the second dielectric layer includes a second hafnium oxide HfO 2 layer, wherein the second The HfO 2 layer is provided between the fifth SiO 2 layer and the sixth SiO 2 layer.
  • the at least one capacitor is at least one capacitor formed by a stacked structure.
  • the preparing at least one capacitor includes:
  • the multilayer dielectric layer and the at least one conductive layer form a structure in which the dielectric layer and the conductive layer are adjacent to each other.
  • the substrate is a conductive substrate or the surface of the substrate close to the laminated structure is provided with a conductive region with a resistivity lower than a preset threshold, and the laminated structure
  • the bottom layer close to the substrate is the dielectric layer in the multilayer dielectric layer.
  • the substrate is an insulating substrate
  • the bottom layer close to the substrate in the laminated structure is a conductive layer in the at least one conductive layer.
  • At least one groove is formed on the surface of the substrate close to the laminated structure, and at least a part of the laminated structure is disposed in the at least one groove.
  • the bottom conductive layer near the substrate in the at least one conductive layer or the bottom dielectric layer near the substrate in the multilayer dielectric layer forms at least one of the following structures:
  • Trough structure, column structure and wall structure Trough structure, column structure and wall structure.
  • a capacitor device including:
  • a capacitor device prepared according to the method described in the second aspect or any one of the possible implementation manners of the second aspect.
  • Fig. 1 is a schematic block diagram of a capacitor device according to an embodiment of the present application.
  • Fig. 2 is an equivalent circuit diagram of two capacitors connected in parallel according to an embodiment of the present application.
  • Fig. 3 is a schematic diagram of the variation curve of the capacitance value of the capacitor with the voltage value.
  • 4 to 5 are schematic block diagrams of modified structures of the capacitor device shown in FIG. 1.
  • FIG. 6 to 11 are schematic flowcharts of a method for preparing the capacitor device shown in FIG. 1 according to an embodiment of the present application.
  • capacitor device of the embodiment of the present application can perform functions such as bypassing, filtering, and decoupling in the circuit.
  • the capacitor device described in the embodiment of the present application may be a 3D silicon capacitor, and the 3D silicon capacitor may be a capacitor processed by semiconductor wafer processing technology.
  • 3D silicon capacitors Compared with Multilayer Ceramic Capacitor (MLCC), 3D silicon capacitors have the advantages of small size, high precision, high stability, and long life.
  • the processing flow of 3D silicon capacitors needs to first process high-aspect-ratio deep holes (Via), trenches (Trench), pillars (Pillar), wall (Wall) and other 3D structures on the wafer or substrate, and then in the 3D An insulating film and a low-resistivity conductive material are deposited on the surface of the structure to sequentially fabricate the lower electrode, the dielectric layer and the upper electrode of the capacitor.
  • the embodiments of the present application provide a capacitor device and a manufacturing method thereof, which can reduce the voltage coefficient and/or temperature coefficient of the capacitor.
  • the capacitance device may include at least one capacitor.
  • the at least one capacitor includes at least one first dielectric layer and at least one second dielectric layer, the first dielectric layer has a positive voltage coefficient and the second dielectric layer has a negative voltage coefficient; and/ Or, the first dielectric layer has a positive temperature coefficient and the second dielectric layer has a negative temperature coefficient.
  • the voltage coefficient of the first capacitor is used to cancel the voltage coefficient of the second capacitor, and/or the temperature coefficient of the first capacitor is used to cancel the temperature coefficient of the second capacitor, so that the at least two parallel connections
  • the voltage coefficient and/or temperature coefficient of the capacitor as a whole is zero or close to zero.
  • the capacitance values of the at least two capacitors will not change or change slightly, which effectively guarantees the performance of the capacitor device.
  • the positive voltage coefficient of the first dielectric layer and the negative voltage coefficient of the second dielectric layer make the voltage coefficient of the at least one capacitor 0 or close to 0; and/or, the first The positive temperature coefficient of the dielectric layer and the negative temperature coefficient of the second dielectric layer make the temperature coefficient of the at least one capacitor 0 or close to 0.
  • the coefficient close to 0 may mean that the coefficient is substantially 0. At this time, when the bias voltage and/or temperature of the capacitor changes, the capacitance value of the capacitor does not change or changes slightly.
  • the at least one capacitor may include:
  • the at least two capacitors include at least one first capacitor and at least one second capacitor, the first capacitor has a positive voltage coefficient and the second capacitor has a negative voltage coefficient, so that the at least two capacitors The voltage coefficient of the capacitor is 0 or close to 0; and/or, the first capacitor has a positive temperature coefficient and the second capacitor has a negative temperature coefficient, so that the temperature coefficient of the at least two capacitors is 0 or Close to 0.
  • FIG. 1 is a schematic block diagram of a capacitor device 100 according to an embodiment of the present application.
  • the capacitor device 100 may include a first capacitor and a second capacitor.
  • the first capacitor may be formed by a conductive region 131 formed on the upper surface of the substrate 130, a first dielectric layer 124, and a first conductive region 131.
  • the layer 123 is formed, and the second capacitor may be formed of the first conductive layer 123, the second dielectric layer 122, and the second conductive layer 121.
  • first electrode 111 is electrically connected to the conductive region 131 and the second conductive layer 121 through the first through hole 151 in the insulating layer 140
  • second electrode 112 is electrically connected through the second through hole 152 in the insulating layer 140
  • the first capacitor is connected in parallel with the second capacitor, thereby forming a large capacitor.
  • the first dielectric layer 124 may be formed of a material having a positive voltage coefficient, and the second dielectric layer 122 may be formed of a material having a negative voltage coefficient, so that the voltage coefficient of the capacitor device 100 is 0 or close to 0; and/or, the first dielectric layer 124 may be formed of a material having a positive temperature coefficient, and the second dielectric layer 122 may be formed of a material having a negative temperature coefficient, so that the The temperature coefficient of at least two capacitors is zero or close to zero.
  • FIG. 2 is an equivalent circuit diagram of the capacitor device 100 shown in FIG. 1.
  • the capacitance device 100 may include a first capacitor 210 and a second capacitor 220 connected in parallel.
  • Fig. 3 is a schematic diagram of the variation curve of the capacitance value of the capacitor with the voltage value.
  • the capacitance C 1 of the first capacitor 210 will increase as the bias voltage V across it increases
  • the capacitance C 2 of the second capacitor 220 will increase with the bias voltage V across it.
  • the capacitance value of the capacitor device 100 as a whole does not change with the change of the bias voltage V at both ends thereof, thereby effectively ensuring the performance of the capacitor device.
  • FIG. 4 is a schematic structural diagram of a modified structure of the capacitor device 100 shown in FIG. 1.
  • the first dielectric layer 124 may include a first silicon dioxide SiO 2 layer 1241, a second SiO 2 layer 1243, and a first hafnium oxide HfO 2 layer 1242, wherein the first HfO 2 layer is disposed on Between the first SiO 2 layer and the second SiO 2 layer.
  • the second dielectric layer 122 may include a third SiO 2 layer, a fourth SiO 2 layer, and an yttrium oxide Y 2 O 3 layer, wherein the Y 2 O 3 layer is disposed on the third SiO 2 layer and Between the fourth SiO 2 layer.
  • Y 2 O 3 and HfO 2 are high-k materials, their band gap is small, which is likely to cause leakage of capacitors. Therefore, place wide band gap SiO 2 above and below the high-k material The surface can reduce the leakage of the capacitor to ensure the overall performance of the capacitor.
  • the capacitor device 100 may be formed by an even number of capacitors in parallel.
  • the number of the at least one first capacitor is equal to the number of the at least one second capacitor, so as to ensure that the voltage coefficient and/or temperature coefficient of the capacitor device 100 is zero or close to zero.
  • the capacitor device 100 may also be formed by an odd number of capacitors in parallel, which is not specifically limited in the embodiment of the present application.
  • the at least one capacitor includes:
  • a third capacitor, the dielectric layer of the third capacitor includes the first dielectric layer and the second dielectric layer, so that the voltage coefficient and/or temperature coefficient of the third capacitor is 0 or close to 0.
  • the voltage coefficient of the first dielectric layer is offset by the voltage coefficient of the second dielectric layer, and/or the temperature coefficient of the first dielectric layer is offset by the temperature coefficient of the second dielectric layer, so that the first The voltage coefficient and/or temperature coefficient of the dielectric layer of the three-capacitor as a whole is 0 or close to 0.
  • the capacitance value of the third capacitor does not change or changes little, which effectively guarantees the performance of the capacitor device.
  • the first dielectric layer includes a fifth SiO 2 layer and a sixth SiO 2 layer
  • the second dielectric layer includes a second HfO 2 layer, wherein the second HfO 2 layer is disposed on the fifth SiO 2 layer.
  • Layer and the sixth SiO 2 layer are examples of the first dielectric layer.
  • HfO 2 is a high-k material
  • its band gap is small, which easily leads to excessive capacitance leakage. Therefore, placing wide band gap SiO 2 on the upper and lower surfaces of the HfO 2 layer can reduce Leakage of small capacitors to ensure the overall performance of the capacitor.
  • the above-mentioned at least two capacitors and the above-mentioned third capacitor can also be connected in parallel to form a large capacitance device, which is not specifically limited in the embodiment of the present application.
  • the at least one capacitor is at least one capacitor formed by a laminated structure.
  • the voltage coefficient and/or temperature coefficient of the stacked structure as a whole can be zero or close to zero, thereby ensuring that the capacitor device Performance.
  • the laminated structure may include a multilayer dielectric layer and at least one conductive layer disposed above a substrate; wherein the multilayer dielectric layer and the at least one conductive layer form A structure in which a dielectric layer and a conductive layer are adjacent to each other.
  • the multi-layer dielectric layer includes the above-mentioned at least one first dielectric layer and at least one second dielectric layer, the first dielectric layer has a positive voltage coefficient and the second dielectric layer has a negative voltage coefficient; And/or, the first dielectric layer has a positive temperature coefficient and the second dielectric layer has a negative temperature coefficient.
  • the substrate is a conductive substrate or the surface of the substrate close to the laminated structure is provided with a conductive region with a resistivity lower than a preset threshold, in the laminated structure
  • the bottom layer close to the substrate is the dielectric layer in the multilayer dielectric layer.
  • the substrate is an insulating substrate
  • the bottom layer of the laminated structure near the substrate is a conductive layer in the at least one conductive layer.
  • At least one groove is formed on the surface of the substrate close to the laminated structure, and at least a part of the laminated structure is disposed in the at least one groove.
  • the bottom conductive layer near the substrate in the at least one conductive layer or the bottom dielectric layer near the substrate in the multilayer dielectric layer forms at least one of the following structures :
  • Trough structure, column structure and wall structure Trough structure, column structure and wall structure.
  • FIG. 5 is a schematic diagram of another modified structure of the capacitor device 100 shown in FIG. 1.
  • the capacitor device 100 includes a conductive substrate 130, and at least one groove (for example, the two grooves shown in FIG. 5) is formed on the upper surface of the conductive substrate 130 downwardly.
  • the capacitive device 100 may include a first capacitor and a second capacitor, the first capacitor may be formed by the conductive substrate 130, the first dielectric layer 124 and the first conductive layer 123, and the second capacitor may be formed by The first conductive layer 123, the second dielectric layer 122, and the second conductive layer 121 are formed.
  • first electrode 111 is electrically connected to the conductive substrate 130 and the second conductive layer 121 through the first through hole 151 in the insulating layer 140
  • second electrode 112 is electrically connected through the second through hole 152 in the insulating layer 140. It is connected to the first conductive layer 123 so that the first capacitor is connected in parallel with the second capacitor, thereby forming a large capacitor.
  • the present application also provides a method for preparing a capacitor device, which can reduce the voltage coefficient and/or temperature coefficient of the capacitor device.
  • At least one capacitor is prepared.
  • the at least one capacitor includes at least one first dielectric layer and at least one second dielectric layer, the first dielectric layer has a positive voltage coefficient and the second dielectric layer has a negative voltage coefficient; and/ Or, the first dielectric layer has a positive temperature coefficient and the second dielectric layer has a negative temperature coefficient.
  • the positive voltage coefficient of the first dielectric layer and the negative voltage coefficient of the second dielectric layer make the voltage coefficient of the at least one capacitor 0 or close to 0; and/or The positive temperature coefficient of the first dielectric layer and the negative temperature coefficient of the second dielectric layer make the temperature coefficient of the at least one capacitor 0 or close to 0.
  • the preparing at least one capacitor includes:
  • the at least two capacitors include at least one first capacitor and at least one second capacitor, the first capacitor has a positive voltage coefficient and the second capacitor has a negative voltage coefficient, so that the at least two capacitors The voltage coefficient of the capacitor is 0 or close to 0; and/or, the first capacitor has a positive temperature coefficient and the second capacitor has a negative temperature coefficient, so that the temperature coefficient of the at least two capacitors is 0 or Close to 0.
  • the first dielectric layer includes a first silicon dioxide SiO 2 layer, a second SiO 2 layer, and a first hafnium oxide HfO 2 layer, wherein the first HfO 2 layer is disposed on the Between the first SiO 2 layer and the second SiO 2 layer; the second dielectric layer includes a third SiO 2 layer, a fourth SiO 2 layer, and a yttrium oxide Y 2 O 3 layer, wherein the Y 2 O Three layers are provided between the third SiO 2 layer and the fourth SiO 2 layer.
  • the number of the at least one first capacitor is equal to the number of the at least one second capacitor.
  • the preparing at least one capacitor includes:
  • a third capacitor is prepared, and the dielectric layer of the third capacitor includes the first dielectric layer and the second dielectric layer, so that the voltage coefficient and/or temperature coefficient of the third capacitor are 0 or close to 0.
  • the first dielectric layer includes a fifth silicon dioxide SiO 2 layer and a sixth SiO 2 layer
  • the second dielectric layer includes a second hafnium oxide HfO 2 layer, wherein the first Two HfO 2 layers are provided between the fifth SiO 2 layer and the sixth SiO 2 layer.
  • the at least one capacitor is at least one capacitor formed by a laminated structure.
  • the preparing at least one capacitor includes:
  • the multilayer dielectric layer and the at least one conductive layer form a structure in which the dielectric layer and the conductive layer are adjacent to each other.
  • the substrate is a conductive substrate or the surface of the substrate close to the laminated structure is provided with a conductive region with a resistivity lower than a preset threshold, in the laminated structure
  • the bottom layer near the substrate is a dielectric layer in the multilayer dielectric layer.
  • the substrate is an insulating substrate
  • the bottom layer of the laminated structure near the substrate is a conductive layer in the at least one conductive layer.
  • At least one groove is formed on the surface of the substrate close to the laminated structure, and at least a part of the laminated structure is disposed in the at least one groove.
  • the bottom conductive layer near the substrate in the at least one conductive layer or the bottom dielectric layer near the substrate in the multilayer dielectric layer forms at least one of the following structures :
  • Trough structure, column structure and wall structure Trough structure, column structure and wall structure.
  • FIG. 6 is a schematic flowchart of a method 300 for preparing a capacitor device 100 according to an embodiment of the present application.
  • 7 to 11 are schematic block diagrams of various structures formed in the process of preparing the capacitor device 100.
  • the method for preparing a capacitor device according to an embodiment of the present application will be exemplarily described with reference to FIGS. 6 to 11.
  • the method 300 may include:
  • a silicon wafer may be selected as the substrate 130, and a local area of the upper surface of the substrate 130 may be doped to form a low-resistivity conductive region 131.
  • the conductive substrate can also be used directly, or the entire upper surface of the substrate can be doped, which is not specifically limited in the embodiment of the present application.
  • the substrate 130 may be a semiconductor substrate, a glass substrate, or an organic substrate provided with a low-resistivity conductive layer on the surface.
  • the material of the semiconductor substrate can be silicon, germanium or III-V elements (silicon carbide (SiC), gallium nitride (GaN), gallium arsenide (GaAs), etc.), or a combination of the above-mentioned different materials.
  • the semiconductor substrate may also include an epitaxial layer structure of the substrate for insulating the substrate, such as a silicon-on-insulator (SOI) structure.
  • SOI silicon-on-insulator
  • the substrate 130 may be a whole wafer or a part cut from the wafer.
  • a first dielectric layer 124 and a first conductive layer 123 are deposited on the conductive region 131, wherein the first dielectric layer 124 may have a negative voltage (temperature) coefficient, or a positive voltage (Temperature Coefficient.
  • the material of the first conductive layer 123 can be made of a low-resistivity conductive material, for example, it can be heavily doped polysilicon, carbon material, or aluminum (Al), tungsten (W), copper (Cu), titanium ( Ti), tantalum (Ta), platinum (Pt), ruthenium (Ru), iridium (Ir), rhodium (Rh) and other metals. It can also be low-resistivity compounds such as titanium nitride and tantalum nitride. It may be a stack or combination of the foregoing conductive materials, which is not specifically limited in the embodiment of the present application.
  • the first dielectric layer 124 has a negative voltage (temperature) coefficient
  • the first The second dielectric layer 122 has a positive voltage (temperature) coefficient
  • the second dielectric layer 122 has a negative voltage (temperature) coefficient.
  • the material of the second conductive layer 121 and the material of the first conductive layer 123 may be the same or different, which is not specifically limited in the present application.
  • the steps of the first conductive layer 123 and the second conductive layer 121 may be formed by a photolithography process, and the low-resistivity conductive region 131 of the substrate 130 may be exposed.
  • an insulating layer 140 may be deposited on the substrate 130 as an interlayer dielectric layer for covering the substrate 130 and each conductive layer.
  • a photolithography process may be combined with an etching process to form at least one first through hole 151 and at least one second through hole 152, wherein the first through hole 151 is used to leak the conductive region 131 and the second conductive layer 121, The second through hole 152 is used to expose the first conductive layer 123.
  • the material of the insulating layer 140 may be an organic polymer material, such as polyimide, Parylene, benzocyclobutene (BCB), etc.; it may also be some inorganic materials.
  • Materials such as spin-on glass (SOG), undoped silicon glass (USG), borosilicate glass (BSG), phospho-silicate glass (PSG) ), Boro-phospho-silicate glass (BPSG), silicon oxide synthesized from Tetraethyl Orth silica (TEOS), silicon oxide, nitride, ceramic; it can also be the above A stack or combination of materials.
  • a conductive material is filled in the first through hole 151 and the second through hole 152 to form a conductive channel.
  • a first electrode 111 and a second electrode 112 are respectively formed above the first through hole 151 and above the second through hole 152, wherein the first electrode 111 is formed by the first through hole 151
  • the conductive channel is connected to the low-resistivity conductive region 131 of the substrate 130 and the second conductive layer 121, and the second electrode 112 is electrically connected to the conductive channel formed through the second through hole 152 to connect to the first conductive layer 123.
  • etching process may include at least one of the following processes:
  • Dry etching process, wet etching process and laser etching process dry etching process, wet etching process and laser etching process.
  • the dry etching process may include at least one of the following etching processes: reactive ion etching, ion beam etching, and so on.
  • the chemical raw materials of the wet etching process may include, but are not limited to, an etching solution containing hydrofluoric acid.
  • an etching method combining dry etching and wet etching, or laser etching combined with wet etching can effectively ensure the shape of the etching and the flatness of the bottom surface Wait.
  • the deposition process includes but is not limited to:
  • Physical vapor deposition Physical Vapor Deposition, PVD
  • chemical vapor deposition Chemical Vapor Deposition, CVD
  • thermal oxidation Plasma Enhanced Chemical Vapor Deposition (PECVD), Low Pressure Chemical Vapor Deposition (LPCVD), etc.
  • Atomic Layer Deposition ALD
  • electroplating spin coating or spraying.
  • FIGS. 1 to 5 are only examples of this application, and should not be construed as limiting the application.
  • the above-mentioned preparation process of the conductive region may be directly omitted. That is, the dielectric layer is directly prepared on the conductive substrate.
  • the various embodiments of the method 300 for preparing a capacitor device listed above can be executed by a robot or a numerical control processing method, and the equipment software or process used to execute the method 300 can be executed by executing a computer program stored in a memory. Code to perform the method 300 described above.
  • the size of the sequence number of the above-mentioned processes does not mean the order of execution, and the execution order of each process should be determined by its function and internal logic, rather than corresponding to the embodiments of the present application.
  • the implementation process constitutes any limitation.
  • the disclosed integrated device, the components in the integrated device, and the method for preparing the integrated device can be implemented in other ways.
  • the integrated device embodiments described above are only exemplary.
  • the division of the layers is only a logical function division, and there may be other division methods in actual implementation.
  • multiple layers or devices may be combined or integrated, for example, the upper electrode plate and the active material layer may be combined into one layer. Or some features (such as the active material layer) can be ignored or not prepared.

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Abstract

本申请实施例提供一种电容装置及其制备方法，所述电容装置包括：至少一个电容器；其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。利用正负相消的原理，可以使得所述至少一个电容器作为一个整体时其电压系数和/或温度系数为0或接近0。由此，所述至少一个电容器的偏压或者温度发生变化时，其容值不会发生变化或变化较小，有效保证了所述电容装置的性能。

Description

电容装置及其制备方法 技术领域
本申请涉及电容器领域，并且更具体地，涉及电容装置及其制备方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。实际生产的电容器的容值会随其两端的偏压大小或者温度的变化发生变化。
具体地，电容器的容值随偏压的变化可以采用下列公式表征：
C(V)＝C 0(α·V 2+β·V+1)。
其中，C 0表示电容器在0伏特(V)偏压下的容值，α是电容的二次电压系数，β是电容的一次电压系数，又称线性系数。
类似地，电容器的容值随温度的变化可以采用下列公式表征：
C(T)＝C 25(γ·(T-25)+1)。
其中，C 25是电容器在25摄氏度(℃)下的容值，γ是电容器的温度系数。
根据使用的电介质材料的不同，电容器的电压系数和温度系数可以为正或者为负。
现有技术中，通常将具有正的电压系数的材料和具有负的电压系数的材料均匀混合，以形成电压系数接近0的电介质材料，和/或将具有正的温度系数的材料和具有负的温度系数的材料均匀混合，以形成温度系数接近0的电介质材料，进而制备电压系数和/或温度系数接近0的电容器，以提高电容器的性能。例如，NP0型积层陶瓷晶片电容(Multilayer Ceramic Capacitors，MLCC)。
但是，通过混合不同系数的材料制备系数接近0的电容器，其对工艺要求较高，实现起来较为困难。
因此，本领域急需一种新型的电压系数和/或温度系数接近0的电容器。
发明内容
本申请实施例提供一种电容装置及其制备方法，能够降低所述电容装置 的电压系数和/或温度系数。
第一方面，提供了一种电容装置，包括：
至少一个电容器；
其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。
通过所述第一电介质层的正的电压系数抵消第二电介质层的负的电压系数，可以使得所述至少一个电容器的电压系数为0或接近0，类似的，通过所述第一电介质层的正的温度系数抵消所述第二电介质层的负的温度系数，可以所述至少一个电容器的电压系数为0或接近0。即利用正负相消的原理，可以使得所述至少一个电容器作为一个整体时其电压系数和/或温度系数为0或接近0。
由此，所述至少一个电容器的偏压或者温度发生变化时，其容值不会发生变化或变化较小，有效保证了电容装置的性能。
在一些可能实现的方式中，所述第一电介质层的正的电压系数和所述第二电介质层的负的电压系数使得所述至少一个电容器的电压系数为0或接近0；和/或，所述第一电介质层的正的温度系数和所述第二电介质层的负的温度系数使得所述至少一个电容器的温度系数为0或接近0。
在一些可能实现的方式中，所述至少一个电容器包括：
并联的至少两个电容器；
其中，所述至少两个电容器包括至少一个第一电容器和至少一个第二电容器，所述第一电容器具有正的电压系数且所述第二电容器具有负的电压系数，以使得所述至少两个电容器的电压系数为0或接近0；和/或，所述第一电容器具有正的温度系数且所述第二电容具有负的温度系数，以使得所述至少两个电容器的温度系数为0或接近0。
即通过所述第一电容器的电压系数抵消所述第二电容器的电压系数，和/或通过所述第一电容器的温度系数抵消所述第二电容器的温度系数，使得所述并联的至少两个电容器作为一个整体时其电压系数和/或温度系数为0或接近0。
由此，所述至少两个电容器的偏压或者温度发生变化时，其容值不会发 生变化或变化较小，有效保证了所述电容装置的性能。
在一些可能实现的方式中，所述第一电介质层包括第一二氧化硅SiO 2层、第二SiO 2层和第一氧化铪HfO 2层，其中所述第一HfO 2层设置在所述第一SiO 2层和所述第二SiO 2层之间；所述第二电介质层包括第三SiO 2层、第四SiO 2层和氧化钇Y 2O 3层，其中所述Y 2O 3层设置在所述第三SiO 2层和所述第四SiO 2层之间。
由于Y 2O 3的电压系数为负且HfO 2的电压系数为正，利用Y 2O 3和HfO 2分别作为两个电容器中的电介质层，可以使得这两个电容器作为一个整体时其电压系数为0或接近0。
由此，当这两个电容器的偏压或者温度发生变化时，其容值不会发生变化或变化较小，有效保证了所述电容装置的性能。
此外，由于Y 2O 3和HfO 2属于高介电常数(high-k)材料，其禁带宽度较小，容易导致电容漏电过大，因此将宽禁带的SiO 2放在high-k材料的上下表面，能够减小电容的漏电，以确保电容的综合性能。
在一些可能实现的方式中，所述至少一个第一电容器的数量等于所述至少一个第二电容器的数量。
在一些可能实现的方式中，所述至少一个电容器包括：
第三电容器，所述第三电容器的电介质层包括所述第一电介质层和所述第二电介质层，以使得所述第三电容器的电压系数和/或温度系数为0或接近0。
即通过所述第一电介质层的电压系数抵消所述第二电介质层的电压系数，和/或通过所述第一电介质层的温度系数抵消所述第二电介质层的温度系数，使得所述第三电容器的电介质层作为一个整体时其电压系数和/或温度系数为0或接近0。
由此，所述第三电容器的偏压或者温度发生变化时，所述第三电容器的容值不会发生变化或变化较小，有效保证了所述电容装置的性能。
在一些可能实现的方式中，所述第一电介质层包括第五二氧化硅SiO 2层和第六SiO 2层，所述第二电介质层包括第二氧化铪HfO 2层，其中所述第二HfO 2层设置在所述第五SiO 2层和所述第六SiO 2层之间。
在一些可能实现的方式中，所述至少一个电容器为由叠层结构形成的至少一个电容器。
通过在叠层结构中设置具有不同温度系数和/或电压系数的层，可以使得所述叠层结构作为一个整体时其电压系数和/或温度系数为0或接近0，进而保证所述电容装置的性能。
在一些可能实现的方式中，所述叠层结构包括：
设置在衬底上方的多层电介质层和至少一层导电层；
其中，所述多层电介质层和所述至少一层导电层形成电介质层和导电层彼此相邻的结构。
在一些可能实现的方式中，所述衬底为导电衬底或所述衬底的靠近所述叠层结构的表面设置有电阻率低于预设阈值的导电区，所述叠层结构中的靠近所述衬底的底层为所述多层电介质层中的电介质层。
在一些可能实现的方式中，所述衬底为绝缘衬底，所述叠层结构中的靠近所述衬底的底层为所述至少一层导电层中的导电层。
在一些可能实现的方式中，所述衬底的靠近所述叠层结构的表面形成有至少一个凹槽，所述叠层结构的至少一部分设置在所述至少一个凹槽内。
在一些可能实现的方式中，所述至少一个导电层中靠近所述衬底的底层导电层或所述多层电介质层中靠近所述衬底的底层电介质层形成以下结构中的至少一种：
槽状结构、柱状结构以及墙状结构。
第二方面，提供了一种制备电容装置的方法，包括：
制备至少一个电容器；
其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。
在一些可能实现的方式中，所述第一电介质层的正的电压系数和所述第二电介质层的负的电压系数使得所述至少一个电容器的电压系数为0或接近0；和/或，所述第一电介质层的正的温度系数和所述第二电介质层的负的温度系数使得所述至少一个电容器的温度系数为0或接近0。
在一些可能实现的方式中，所述制备至少一个电容器，包括：
制备并联的至少两个电容器；
其中，所述至少两个电容器包括至少一个第一电容器和至少一个第二电 容器，所述第一电容器具有正的电压系数且所述第二电容器具有负的电压系数，以使得所述至少两个电容器的电压系数为0或接近0；和/或，所述第一电容器具有正的温度系数且所述第二电容具有负的温度系数，以使得所述至少两个电容器的温度系数为0或接近0。
在一些可能实现的方式中，所述第一电介质层包括第一二氧化硅SiO 2层、第二SiO 2层和第一氧化铪HfO 2层，其中所述第一HfO 2层设置在所述第一SiO 2层和所述第二SiO 2层之间；所述第二电介质层包括第三SiO 2层、第四SiO 2层和氧化钇Y 2O 3层，其中所述Y 2O 3层设置在所述第三SiO 2层和所述第四SiO 2层之间。
在一些可能实现的方式中，所述至少一个第一电容器的数量等于所述至少一个第二电容器的数量。
在一些可能实现的方式中，所述制备至少一个电容器，包括：
制备第三电容器，所述第三电容器的电介质层包括所述第一电介质层和所述第二电介质层，以使得所述第三电容器的电压系数和/或温度系数为0或接近0。
在一些可能实现的方式中，所述第一电介质层包括第五二氧化硅SiO 2层和第六SiO 2层，所述第二电介质层包括第二氧化铪HfO 2层，其中所述第二HfO 2层设置在所述第五SiO 2层和所述第六SiO 2层之间。
在一些可能实现的方式中，所述至少一个电容器为由叠层结构形成的至少一个电容器。
在一些可能实现的方式中，所述制备至少一个电容器，包括：
在衬底上方制备多层电介质层和至少一层导电层；
其中，所述多层电介质层和所述至少一层导电层形成电介质层和导电层彼此相邻的结构。
在一些可能实现的方式中，所述衬底为导电衬底或所述衬底的靠近所述叠层结构的表面设置有电阻率低于预设阈值的导电区，所述叠层结构中的靠近所述衬底的底层为所述多层电介质层中的电介质层。
在一些可能实现的方式中，所述衬底为绝缘衬底，所述叠层结构中的靠近所述衬底的底层为所述至少一层导电层中的导电层。
在一些可能实现的方式中，所述衬底的靠近所述叠层结构的表面形成有至少一个凹槽，所述叠层结构的至少一部分设置在所述至少一个凹槽内。
在一些可能实现的方式中，所述至少一个导电层中靠近所述衬底的底层导电层或所述多层电介质层中靠近所述衬底的底层电介质层形成以下结构中的至少一种：
槽状结构、柱状结构以及墙状结构。
第三方面，提供了一种电容装置，包括：
根据第二方面或第二方面中任一种可能实现的方式中所述的方法制备的电容装置。
附图说明
图1是本申请实施例的电容装置的示意性框图。
图2是本申请实施例的并联的两个电容器的等效电路图。
图3是电容器的容值随电压值的变化曲线的示意图。
图4至图5是图1所示的电容装置的变形结构的示意性框图。
图6至图11是本申请实施例的制备图1所示的电容装置的方法的示意性流程图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
应理解，本申请实施例的电容装置在电路中可以起到旁路、滤波、去耦等作用。
本申请实施例所述的电容装置可以是3D硅电容器，3D硅电容器可以是利用半导体晶圆加工技术加工的电容器。
3D硅电容器与多层陶瓷电容(Multilayer ceramic capacitor，MLCC)相比，其具有小尺寸、高精度、高稳定性、长寿命等优点。3D硅电容器的加工流程需要先在晶圆或衬底上加工出高深宽比的深孔(Via)、沟槽(Trench)、柱状(Pillar)、墙状(Wall)等3D结构，接着在3D结构表面沉积绝缘薄膜和低电阻率导电材料依次制作电容的下电极、电介质层和上电极。
以下，结合图1至图11，详细介绍本申请实的电容装置及其制备方法。
需要说明的是，为便于说明，在本申请的实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。应理解，附图示出的本申请实施例中的各种部件的厚度、长宽等尺寸， 以及集成装置的整体厚度、长宽等尺寸仅为示例性说明，而不应对本申请构成任何限定。
此外，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
本申请实施例提供一种电容装置及其制备方法，能够降低电容器的电压系数和/或温度系数。
可选地，所述电容装置可以包括至少一个电容器。
其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。
即通过所述第一电容器的电压系数抵消所述第二电容器的电压系数，和/或通过所述第一电容器的温度系数抵消所述第二电容器的温度系数，使得所述并联的至少两个电容器作为一个整体时其电压系数和/或温度系数为0或接近0。
由此，所述至少两个电容器的偏压或者温度发生变化时，其容值不会发生变化或变化较小，有效保证了所述电容装置的性能。
换句话说，所述第一电介质层的正的电压系数和所述第二电介质层的负的电压系数使得所述至少一个电容器的电压系数为0或接近0；和/或，所述第一电介质层的正的温度系数和所述第二电介质层的负的温度系数使得所述至少一个电容器的温度系数为0或接近0。
应理解，所述系数接近0可以指所述系数基本为0，此时，电容器的偏压和/或温度发生变化时，其容值并不会发生变化或变化较小。
在本申请的一些实施例中，所述至少一个电容器可以包括：
并联的至少两个电容器；
其中，所述至少两个电容器包括至少一个第一电容器和至少一个第二电容器，所述第一电容器具有正的电压系数且所述第二电容器具有负的电压系数，以使得所述至少两个电容器的电压系数为0或接近0；和/或，所述第一电容器具有正的温度系数且所述第二电容具有负的温度系数，以使得所述至少两个电容器的温度系数为0或接近0。
图1是本申请实施例的电容装置100的示意性框图。
请参见图1，所述电容装置100可以包括一个第一电容器和一个第二电容器，所述第一电容器可以由衬底130的上表面形成的导电区131、第一电介质层124和第一导电层123形成，所述第二电容器可以由所述第一导电层123、第二电介质层122和第二导电层121形成。进一步地，通过绝缘层140内的第一通孔151将第一电极111电连接至导电区131和第二导电层121，通过绝缘层140内的第二通孔152将第二电极112电连接至第一导电层123，使得所述第一电容器并联所述第二电容器，进而形成一个大电容器。
其中，所述第一电介质层124可以由具有正的电压系数的材料形成，且所述第二电介质层122可以由具有负的电压系数的材料形成，以使得所述电容装置100的电压系数为0或接近0；和/或，所述第一电介质层124可以由具有正的温度系数的材料形成，且所述第二电介质层122可以由具有负的温度系数的材料形成，以使得所述至少两个电容器的温度系数为0或接近0。图2是图1所示的电容装置100的等效电路图。
请参见图2，所述电容装置100可以包括并联的第一电容器210和第二电容器220。
图3是电容器的容值随电压值的变化曲线的示意图。
请参见图3，假设所述第一电容器210的容值C 1会随其两端的偏压V变大而变大，所述第二电容器220的容值C 2会随其两端的偏压V变大而变小，而所述电容装置100作为一个整体时，其电容值不会随其两端的偏压V的变化而变化，进而有效保证了所述电容装置的性能。
图4是图1所示的电容装置100的变形结构的示意性结构图。
请参见图4，所述第一电介质层124可以包括第一二氧化硅SiO 2层1241、第二SiO 2层1243和第一氧化铪HfO 2层1242，其中所述第一HfO 2层设置在所述第一SiO 2层和所述第二SiO 2层之间。类似地，所述第二电介质层122可以包括第三SiO 2层、第四SiO 2层和氧化钇Y 2O 3层，其中所述Y 2O 3层设置在所述第三SiO 2层和所述第四SiO 2层之间。
由于Y 2O 3的电压系数为负且HfO 2的电压系数为正，利用Y 2O 3和HfO 2分别作为两个电容器中的电介质层，可以使得这两个电容器作为一个整体时其电压系数为0或接近0。
由此，当这两个电容器的偏压或者温度发生变化时，其容值不会发生变 化或变化较小，有效保证了所述电容装置的性能。
此外，由于Y 2O 3和HfO 2属于高介电常数(high-k)材料，其禁带宽度较小，容易导致电容漏电，因此将宽禁带的SiO 2放在high-k材料的上下表面，能够减小电容的漏电，以确保电容的综合性能。
进一步地，所述电容装置100可以由偶数个电容器并联形成。例如，所述至少一个第一电容器的数量等于所述至少一个第二电容器的数量，以保证所述电容装置100的电压系数和/或温度系数为0或接近0。当然，所述电容装置100也可以由奇数个电容器并联形成，本申请实施例对此不做具体限定。
在本申请的另一些实施例中，所述至少一个电容器包括：
第三电容器，所述第三电容器的电介质层包括所述第一电介质层和所述第二电介质层，以使得所述第三电容器的电压系数和/或温度系数为0或接近0。
即通过所述第一电介质层的电压系数抵消所述第二电介质层的电压系数，和/或通过所述第一电介质层的温度系数抵消所述第二电介质层的温度系数，使得所述第三电容器的电介质层作为一个整体时其电压系数和/或温度系数为0或接近0。
由此，所述第三电容器的偏压或者温度发生变化时，所述第三电容器的容值不会发生变化或变化较小，有效保证了所述电容装置的性能。
例如，所述第一电介质层包括第五SiO 2层和第六SiO 2层，所述第二电介质层包括第二HfO 2层，其中所述第二HfO 2层设置在所述第五SiO 2层和所述第六SiO 2层之间。
由于SiO 2的电压系数为负且HfO 2的电压系数为正，利用SiO 2和HfO 2形成的叠层作为所述第三电容器的电介质层，可以使得所述第三电容器的电压系数为0或接近0。
此外，由于HfO 2属于高介电常数(high-k)材料，其禁带宽度较小，容易导致电容漏电过大，因此将宽禁带的SiO 2放在HfO 2层的上下表面，能够减小电容的漏电，以确保电容的综合性能。
当然，在其他可替代实施例中，也可以通过并联上述至少两个电容器和上述第三电容器，形成一个大容值的电容装置，本申请实施例对此不做具体限定。
在本申请的一些实施例中，所述至少一个电容器为由叠层结构形成的至 少一个电容器。
通过在叠层结构中设置具有不同温度系数和/或电压系数的层，可以使得所述叠层结构作为一个整体时其电压系数和/或温度系数为0或接近0，进而保证所述电容装置的性能。
在本申请的一些实施例中，所述叠层结构可以包括设置在衬底上方的多层电介质层和至少一层导电层；其中，所述多层电介质层和所述至少一层导电层形成电介质层和导电层彼此相邻的结构。
例如，所述多层电介质层包括上述至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。
在本申请的一些实施例中，所述衬底为导电衬底或所述衬底的靠近所述叠层结构的表面设置有电阻率低于预设阈值的导电区，所述叠层结构中的靠近所述衬底的底层为所述多层电介质层中的电介质层。
在本申请的一些实施例中，所述衬底为绝缘衬底，所述叠层结构中的靠近所述衬底的底层为所述至少一层导电层中的导电层。
在本申请的一些实施例中，所述衬底的靠近所述叠层结构的表面形成有至少一个凹槽，所述叠层结构的至少一部分设置在所述至少一个凹槽内。
在本申请的一些实施例中，所述至少一个导电层中靠近所述衬底的底层导电层或所述多层电介质层中靠近所述衬底的底层电介质层形成以下结构中的至少一种：
槽状结构、柱状结构以及墙状结构。
图5是图1所示的电容装置100的另一变形结构的示意图。
请参见图5，所述电容装置100包括导电衬底130，所述导电衬底130的上表面向下延伸形成有至少一个凹槽(例如图5所示的两个凹槽)。所述电容装置100可以包括一个第一电容器和一个第二电容器，所述第一电容器可以由导电衬底130、第一电介质层124和第一导电层123形成，所述第二电容器可以由所述第一导电层123、第二电介质层122和第二导电层121形成。进一步地，通过绝缘层140内的第一通孔151将第一电极111电连接至导电衬底130和第二导电层121，通过绝缘层140内的第二通孔152将第二电极112电连接至第一导电层123，使得所述第一电容器并联所述第二电容 器，进而形成一个大电容器。
本申请还提供了一种制备电容装置的方法，能够降低所述电容装置的电压系数和/或温度系数。
在本申请的一些实施例中，制备至少一个电容器。
其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。
在本申请的一些实施例中，所述第一电介质层的正的电压系数和所述第二电介质层的负的电压系数使得所述至少一个电容器的电压系数为0或接近0；和/或，所述第一电介质层的正的温度系数和所述第二电介质层的负的温度系数使得所述至少一个电容器的温度系数为0或接近0。
在本申请的一些实施例中，所述制备至少一个电容器，包括：
制备并联的至少两个电容器；
其中，所述至少两个电容器包括至少一个第一电容器和至少一个第二电容器，所述第一电容器具有正的电压系数且所述第二电容器具有负的电压系数，以使得所述至少两个电容器的电压系数为0或接近0；和/或，所述第一电容器具有正的温度系数且所述第二电容具有负的温度系数，以使得所述至少两个电容器的温度系数为0或接近0。
在本申请的一些实施例中，所述第一电介质层包括第一二氧化硅SiO 2层、第二SiO 2层和第一氧化铪HfO 2层，其中所述第一HfO 2层设置在所述第一SiO 2层和所述第二SiO 2层之间；所述第二电介质层包括第三SiO 2层、第四SiO 2层和氧化钇Y 2O 3层，其中所述Y 2O 3层设置在所述第三SiO 2层和所述第四SiO 2层之间。
在本申请的一些实施例中，所述至少一个第一电容器的数量等于所述至少一个第二电容器的数量。
在本申请的一些实施例中，所述制备至少一个电容器，包括：
制备第三电容器，所述第三电容器的电介质层包括所述第一电介质层和所述第二电介质层，以使得所述第三电容器的电压系数和/或温度系数为0或接近0。
在本申请的一些实施例中，所述第一电介质层包括第五二氧化硅SiO 2 层和第六SiO 2层，所述第二电介质层包括第二氧化铪HfO 2层，其中所述第二HfO 2层设置在所述第五SiO 2层和所述第六SiO 2层之间。
在本申请的一些实施例中，所述至少一个电容器为由叠层结构形成的至少一个电容器。
在本申请的一些实施例中，所述制备至少一个电容器，包括：
在衬底上方制备多层电介质层和至少一层导电层；
其中，所述多层电介质层和所述至少一层导电层形成电介质层和导电层彼此相邻的结构。
在本申请的一些实施例中，所述衬底为导电衬底或所述衬底的靠近所述叠层结构的表面设置有电阻率低于预设阈值的导电区，所述叠层结构中的靠近所述衬底的底层为所述多层电介质层中的电介质层。
在本申请的一些实施例中，所述衬底为绝缘衬底，所述叠层结构中的靠近所述衬底的底层为所述至少一层导电层中的导电层。
在本申请的一些实施例中，所述衬底的靠近所述叠层结构的表面形成有至少一个凹槽，所述叠层结构的至少一部分设置在所述至少一个凹槽内。
在本申请的一些实施例中，所述至少一个导电层中靠近所述衬底的底层导电层或所述多层电介质层中靠近所述衬底的底层电介质层形成以下结构中的至少一种：
槽状结构、柱状结构以及墙状结构。
图6是本申请实施例的制备电容装置100的方法300的示意性流程图。图7至图11是制备所述电容装置100的过程中形成的各个结构的示意性框图。下面结合图6至图11对本申请实施例的制备电容装置的方法进行示例性说明。
请参见图6，所述方法300可以包括：
S310，在衬底的上表面形成导电区。
例如，请参见图7，可以选取硅晶圆作为衬底130，并在衬底130的上表面的局部区域进行掺杂，形成低电阻率导电区131。当然，在其他可替代实施例中，也可以直接用导电衬底，还可以在衬底的整个上表面进行掺杂，本申请实施例对此不做具体限定。
其中，衬底130可以是表面设置有低电阻率导电层的半导体衬底、玻璃衬底或有机物衬底。半导体衬底的材料可以是硅、锗或III-V族元素(碳化 硅(SiC)、氮化镓(GaN)以及砷化镓(GaAs)等)，也可以是上述不同材料的组合。所述半导体衬底还可以包括衬底的用于绝缘衬底的外延层结构，例如硅晶绝缘体(silicon-on-insulator，SOI)结构。衬底130可以是一整片晶圆，也可以是从晶圆截取的一部分。
S320，在所述导电区上沉积第一电介质层和第一导电层。
例如，请参见图8，在所述导电区131上沉积第一电介质层124和第一导电层123，其中所述第一电介质层124可以具有负的电压(温度)系数，或具有正的电压(温度)系数。
其中，所述第一导电层123的材料可以由低电阻率导电材料构成，例如可以是重掺杂多晶硅，碳材料，或者是铝(Al)、钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、铱(Ir)、铑(Rh)等各类金属，也可以是氮化钛、氮化钽等低电阻率的化合物，还可以是上述几种导电材料的叠层或组合，本申请实施例对此不做具体限定。
S330，在所述第一导电层上沉积第二电介质层和第二导电层。
例如，请参见图9，在所述第一导电层123上沉积第二电介质层122和第二导电层121，其中所述第一电介质层124具有负的电压(温度)系数时，所述第二电介质层122具有正的电压(温度)系数，所述第一电介质层124具有正的电压(温度)系数时，所述第二电介质层122具有负的电压(温度)系数。
其中，所述第二导电层121的材料和第一导电层123的材料可以相同，也可以不同，本申请对此不做具体限定。
S340，形成所述第一导电层的台阶和所述第二导电层的台阶。
例如，请参见图10，可以通过光刻工艺形成第一导电层123和第二导电层121的台阶，并露出衬底130的低电阻率导电区131。
S350，在所述衬底的上方沉积绝缘层，并在所述绝缘层内形成多个通孔。
例如，请参见图11，可以在衬底130的上方沉积一层绝缘层140作为层间介质层，用于包覆衬底130和各个导电层。进一步地，可以利用光刻工艺结合刻蚀工艺，形成至少一个第一通过151和至少一个第二通孔152，其中所述第一通孔151用于漏出导电区131和第二导电层121，所述第二通孔152用于露出第一导电层123。
其中，所述绝缘层140的材料可以是有机的聚合物材料，例如可以是聚 酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，例如旋转涂布玻璃(Spin on glass，SOG)，未掺杂硅玻璃(Undoped Silicon Glass，USG)，硼硅玻璃(Boro-silicate glass，BSG)，磷硅玻璃(phospho-silicate glass，PSG)，硼磷硅玻璃(Boro-phospho-silicate glass，BPSG)，由四乙氧基硅烷(Tetraethyl Orth silicate，TEOS)合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的叠层或组合。
S360，在所述多个通孔内填充导电材料，并在所述多个通孔的上方形成至少两个电极。
例如，请参见图1，在所述第一通孔151和所述第二通孔152内填充导电材料，形成导电通道。进一步地，在所述第一通孔151的上方和第二通孔152的上方分别制作第一电极111和第二电极112，其中所述第一电极111通过所述第一通孔151形成的导电通道连接至衬底130的低电阻率导电区131和第二导电层121，所述第二电极112电连接至通过所述第二通孔152形成的导电通道连接第一导电层123。
应理解，所述刻蚀工艺可以包括以下工艺中的至少一种：
干法刻蚀工艺、湿法刻蚀工艺和激光刻蚀工艺。
进一步地，所述干法蚀刻(dry etching)工艺可以包括以下刻蚀工艺中的至少一种：反应性离子蚀刻(reactive ion etching)、离子束刻蚀(ion beam etching)等。所述湿法刻蚀工艺的化学原料可以包括但不限于含氢氟酸的刻蚀液。在本申请的一些实施例中，采用干法刻蚀与湿法刻蚀相结合的刻蚀方法，或者采用激光刻蚀结合湿法刻蚀的方法，能够有效保证刻蚀的形状以及底面平整度等。
所述沉积工艺包括但不限于：
物理气相沉积(Physical Vapor Deposition，PVD)工艺和/或化学气相沉积(Chemical Vapor Deposition，CVD)工艺。例如，热氧化、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低压力化学气相沉积法(Low Pressure Chemical Vapor Deposition，LPCVD)等)、原子层沉积(Atomic layer deposition，ALD)、电镀、旋涂或喷涂。
还应理解，方法实施例与产品实施例可以相互对应，类似的描述可以参照产品实施例。为了简洁，在此不再赘述。
还应理解，图1-图5仅为本申请的示例，不应理解为对本申请的限制。
例如，在其他可替代实施例中，可以直接在省略上述导电区的制备过程。即直接在导电衬底上制备电介质层。
还应理解，上述列举的制备电容装置的方法300的各实施例，可以通过机器人或者数控加工方式来执行，用于执行所述方法300的设备软件或工艺可以通过执行保存在存储器中的计算机程序代码来执行上述方法300。
需要说明的是，在不冲突的前提下，本申请描述的各个实施例和/或各个实施例中的技术特征可以任意的相互组合，组合之后得到的技术方案也应落入本申请的保护范围。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的制备方法，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的集成装置、集成装置内的部件和制备集成装置的方法，可以通过其它的方式实现。例如，以上所描述的集成装置实施例仅仅是示例性的。例如，所述层的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个层或器件可以结合或者可以集成，例如，所述上极板和所述活性材料层可以合并为一个层。或一些特征(例如活性材料层)可以忽略或不制备。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (27)

  1. 一种电容装置，其特征在于，包括：
    至少一个电容器；
    其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质层具有负的温度系数。
  2. 根据权利要求1所述的电容装置，其特征在于，所述第一电介质层的正的电压系数和所述第二电介质层的负的电压系数使得所述至少一个电容器的电压系数为0或接近0；和/或，所述第一电介质层的正的温度系数和所述第二电介质层的负的温度系数使得所述至少一个电容器的温度系数为0或接近0。
  3. 根据权利要求1或2所述的电容装置，其特征在于，所述至少一个电容器包括：
    并联的至少两个电容器；
    其中，所述至少两个电容器包括至少一个第一电容器和至少一个第二电容器，所述第一电容器具有正的电压系数且所述第二电容器具有负的电压系数，以使得所述至少两个电容器的电压系数为0或接近0；和/或，所述第一电容器具有正的温度系数且所述第二电容具有负的温度系数，以使得所述至少两个电容器的温度系数为0或接近0。
  4. 根据权利要求3所述的电容装置，其特征在于，所述第一电介质层包括第一二氧化硅SiO 2层、第二SiO 2层和第一氧化铪HfO 2层，其中所述第一HfO 2层设置在所述第一SiO 2层和所述第二SiO 2层之间；所述第二电介质层包括第三SiO 2层、第四SiO 2层和氧化钇Y 2O 3层，其中所述Y 2O 3层设置在所述第三SiO 2层和所述第四SiO 2层之间。
  5. 根据权利要求3或4所述的电容装置，其特征在于，所述至少一个第一电容器的数量等于所述至少一个第二电容器的数量。
  6. 根据权利要求1至5中任一项所述的电容装置，其特征在于，所述至少一个电容器包括：
    第三电容器，所述第三电容器的电介质层包括所述第一电介质层和所述 第二电介质层，以使得所述第三电容器的电压系数和/或温度系数为0或接近0。
  7. 根据权利要求6所述的电容装置，其特征在于，所述第一电介质层包括第五二氧化硅SiO 2层和第六SiO 2层，所述第二电介质层包括第二氧化铪HfO 2层，其中所述第二HfO 2层设置在所述第五SiO 2层和所述第六SiO 2层之间。
  8. 根据权利要求1至7中任一项所述的电容装置，其特征在于，所述至少一个电容器为由叠层结构形成的至少一个电容器。
  9. 根据权利要求8所述的电容装置，其特征在于，所述叠层结构包括：
    设置在衬底上方的多层电介质层和至少一层导电层；
    其中，所述多层电介质层和所述至少一层导电层形成电介质层和导电层彼此相邻的结构。
  10. 根据权利要求9所述的电容装置，其特征在于，所述衬底为导电衬底或所述衬底的靠近所述叠层结构的表面设置有电阻率低于预设阈值的导电区，所述叠层结构中的靠近所述衬底的底层为所述多层电介质层中的电介质层。
  11. 根据权利要求9所述的电容装置，其特征在于，所述衬底为绝缘衬底，所述叠层结构中的靠近所述衬底的底层为所述至少一层导电层中的导电层。
  12. 根据权利要求9至11中任一项所述的电容装置，其特征在于，所述衬底的靠近所述叠层结构的表面形成有至少一个凹槽，所述叠层结构的至少一部分设置在所述至少一个凹槽内。
  13. 根据权利要求9至12中任一项所述的电容装置，其特征在于，所述至少一个导电层中靠近所述衬底的底层导电层或所述多层电介质层中靠近所述衬底的底层电介质层形成以下结构中的至少一种：
    槽状结构、柱状结构以及墙状结构。
  14. 一种制备电容装置的方法，其特征在于，包括：
    制备至少一个电容器；
    其中，所述至少一个电容器包括至少一层第一电介质层和至少一层第二电介质层，所述第一电介质层具有正的电压系数且所述第二电介质层具有负的电压系数；和/或，所述第一电介质层具有正的温度系数且所述第二电介质 层具有负的温度系数。
  15. 根据权利要求14所述的方法，其特征在于，所述第一电介质层的正的电压系数和所述第二电介质层的负的电压系数使得所述至少一个电容器的电压系数为0或接近0；和/或，所述第一电介质层的正的温度系数和所述第二电介质层的负的温度系数使得所述至少一个电容器的温度系数为0或接近0。
  16. 根据权利要求14或15所述的方法，其特征在于，所述制备至少一个电容器，包括：
    制备并联的至少两个电容器；
    其中，所述至少两个电容器包括至少一个第一电容器和至少一个第二电容器，所述第一电容器具有正的电压系数且所述第二电容器具有负的电压系数，以使得所述至少两个电容器的电压系数为0或接近0；和/或，所述第一电容器具有正的温度系数且所述第二电容具有负的温度系数，以使得所述至少两个电容器的温度系数为0或接近0。
  17. 根据权利要求16所述的方法，其特征在于，所述第一电介质层包括第一二氧化硅SiO 2层、第二SiO 2层和第一氧化铪HfO 2层，其中所述第一HfO 2层设置在所述第一SiO 2层和所述第二SiO 2层之间；所述第二电介质层包括第三SiO 2层、第四SiO 2层和氧化钇Y 2O 3层，其中所述Y 2O 3层设置在所述第三SiO 2层和所述第四SiO 2层之间。
  18. 根据权利要求16或17所述的方法，其特征在于，所述至少一个第一电容器的数量等于所述至少一个第二电容器的数量。
  19. 根据权利要求14至18中任一项所述的方法，其特征在于，所述制备至少一个电容器，包括：
    制备第三电容器，所述第三电容器的电介质层包括所述第一电介质层和所述第二电介质层，以使得所述第三电容器的电压系数和/或温度系数为0或接近0。
  20. 根据权利要求14至19中任一项所述的方法，其特征在于，所述第一电介质层包括第五二氧化硅SiO 2层和第六SiO 2层，所述第二电介质层包括第二氧化铪HfO 2层，其中所述第二HfO 2层设置在所述第五SiO 2层和所述第六SiO 2层之间。
  21. 根据权利要求14至20中任一项所述的方法，其特征在于，所述至 少一个电容器为由叠层结构形成的至少一个电容器。
  22. 根据权利要求21所述的方法，其特征在于，所述制备至少一个电容器，包括：
    在衬底上方制备多层电介质层和至少一层导电层；
    其中，所述多层电介质层和所述至少一层导电层形成电介质层和导电层彼此相邻的结构。
  23. 根据权利要求22所述的方法，其特征在于，所述衬底为导电衬底或所述衬底的靠近所述叠层结构的表面设置有电阻率低于预设阈值的导电区，所述叠层结构中的靠近所述衬底的底层为所述多层电介质层中的电介质层。
  24. 根据权利要求22所述的方法，其特征在于，所述衬底为绝缘衬底，所述叠层结构中的靠近所述衬底的底层为所述至少一层导电层中的导电层。
  25. 根据权利要求22至24中任一项所述的方法，其特征在于，所述衬底的靠近所述叠层结构的表面形成有至少一个凹槽，所述叠层结构的至少一部分设置在所述至少一个凹槽内。
  26. 根据权利要求22至25中任一项所述的方法，其特征在于，所述至少一个导电层中靠近所述衬底的底层导电层或所述多层电介质层中靠近所述衬底的底层电介质层形成以下结构中的至少一种：
    槽状结构、柱状结构以及墙状结构。
  27. 一种电容装置，其特征在于，包括：
    根据权利要求14至26中任一项所述的方法制备的电容装置。
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