CN1992268A - 半导体电容装置 - Google Patents

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CN1992268A CNA2006101463947A CN200610146394A CN1992268A CN 1992268 A CN1992268 A CN 1992268A CN A2006101463947 A CNA2006101463947 A CN A2006101463947A CN 200610146394 A CN200610146394 A CN 200610146394A CN 1992268 A CN1992268 A CN 1992268A
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李传英
赵奕婷
陈明贤
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Abstract

本发明公开一种半导体电容装置。该半导体电容装置包括：介电层以及堆叠电容结构。其中介电层设置于基底上；堆叠电容结构设置于介电层内，其包括第一金属－绝缘层－金属电容以及位于其上方且与其并联的第二金属－绝缘层－金属电容，其中第一及第二金属－绝缘层－金属电容具有各自的上电极板及下电极板与不同组成的电容介电层。本发明能够增加电容的电容量密度，同时维持低的电压线性系数。

Description

半导体电容装置
技术领域
本发明有关于一种半导体装置，特别有关于一种金属-绝缘层-金属(metal-insulator-metal，MIM)电容结构，其可增加电容量密度，同时维持低电压线性系数(voltage linearity coefficient，VCC)。
背景技术
在微电子制造技术中，减少电路面积为一重要的考虑点。而集成电路也因电路部件尺寸的缩小而持续地增加其电路密度。当越多的部件并入于集成电路中时，集成电路可获得更高的性能。其中有一种类型的电路部件近来出现于集成电路(例如混合信号电路、射频电路、以及模拟电路等)设计中且有逐渐增加的趋势。此类型的电路部件即为金属-绝缘层-金属(MIM)电容，其通常包括堆叠排列的上下金属电极板以及位于两者之间的电容介电层。
然而，上述集成电路设计中的MIM电容会占据相当大的电路面积。为了缩小集成电路中电路部件的尺寸，最好能够缩小MIM电容所占据的电路面积。因此，有必要增加电容的电容量密度(fF/μm2)，从而能够从占据较小电路面积中的MIM电容得到适当的电容量。
一般而言，有许多方法可增加MIM电容的电容量密度。举例而言，使用高介电常数(k)的介电材料，例如氮化硅或氧化铪或其组合，作为电容介电层，以缩小电容介电层的厚度。然而，当电容量密度增加时，电压线性系数(VCC)值(ppm/V2)同样会增加。这是混合信号电路、射频电路、以及模拟电路中所不希望见到的，因其所需的是相近的电容器匹配以及较佳的电压线性(即，低电压相依性或低VCC值)。
因此，有必要实施一种新的MIM电容器，其可具有高电容量密度，同时维持低的VCC值。
发明内容
鉴于上述现有技术的不足，提出本发明。
为实现上述目的，本发明的一个实施例提供一种半导体电容装置，该半导体电容装置包括：介电层以及堆叠电容结构。其中介电层设置于基底上；堆叠电容结构设置于介电层内，其包括：第一金属-绝缘层-金属电容以及第二金属-绝缘层-金属电容。第一金属-绝缘层-金属电容使用具有负电压线性系数抛物线特性(negative VCC parabolic characteristic)的电容介电层。第二金属-绝缘层-金属电容位于第一金属-绝缘层-金属电容上方并与其并联，且使用具有正电压线性系数抛物线特性(positive VCC parabolic characteristic)的电容介电层。第一及第二金属-绝缘层-金属电容具有各自的上电极板及下电极板。
如上所述的半导体电容装置，还包括：若干第一互连线，设置于该介电层内，以电性连接该第一金属-绝缘层-金属电容的上电极板与该第二金属-绝缘层-金属电容的下电极板；以及若干第二互连线，设置于该介电层内，以电性连接该第一金属-绝缘层-金属电容的下电极板与该第二金属-绝缘层-金属电容的上电极板。
如上所述的半导体电容装置，其中这些第一互连线位于该第二金属-绝缘层-金属电容下方且与其电容介电层重叠。
如上所述的半导体电容装置，其中这些第一互连线位于该第二金属-绝缘层-金属电容下方而不与其电容介电层重叠。
如上所述的半导体电容装置，其中该第一金属-绝缘层-金属电容的电容介电层的厚度与该第二金属-绝缘层-金属电容的电容介电层的厚度大体相同。
如上所述的半导体电容装置，其中该第一金属-绝缘层-金属电容的电容介电层的厚度不同于该第二金属-绝缘层-金属电容的电容介电层的厚度。
如上所述的半导体电容装置，其中具有负电压线性系数抛物线特性的该电容介电层由氧化硅所构成，且具有正电压线性系数抛物线特性的该电容介电层由氮化硅或氮氧化硅所构成。
本发明的另一实施例还提供一种半导体电容装置，该半导体电容装置包括：介电层以及堆叠电容结构。其中介电层设置于基底上；堆叠电容结构设置于介电层内，其包括：第一金属-绝缘层-金属电容以及位于其上方且与其并联的第二金属-绝缘层-金属电容，其中第一及第二金属-绝缘层-金属电容具有各自的上电极板及下电极板与不同组成的电容介电层。
本发明的另一实施例还提供一种半导体电容装置，该半导体电容装置包括：介电层以及堆叠电容结构。其中介电层设置于基底上；堆叠电容结构设置于介电层内，其包括：第一金属-绝缘层-金属电容、第二金属-绝缘层-金属电容、若干第一互连线、以及若干第二互连线。第一金属-绝缘层-金属电容使用氧化硅作为电容介电层。第二金属-绝缘层-金属电容位于第一金属-绝缘层-金属电容上方并与其并联，且使用高介电常数材料作为电容介电层。第一及第二金属-绝缘层-金属电容具有各自的上电极板及下电极板。第一及第二互连线设置于介电层内，其中第一互连线用以电性连接第一金属-绝缘层-金属电容的上电极板与第二金属-绝缘层-金属电容的下电极板，而第二互连线用以电性连接第一金属-绝缘层-金属电容的下电极板与第二金属-绝缘层-金属电容的上电极板。
如上所述的半导体电容装置，其中该高介电常数材料包括氧化钛、钛酸钡锶、氧化锆、铪硅氧化物、锆硅氧化物、铪铝氧化物、锆铝氧化物或锶钛氧化物。
本发明的另一实施例还提供一种半导体电容装置，该半导体电容装置包括：介电层、金属-绝缘层-金属电容、以及第一及第二镶嵌式互连线。其中介电层设置于基底上；金属-绝缘层-金属电容设置于介电层内，其包括：上电极板、第一电容介电层、第二电容介电层、以及下电极板。第一电容介电层的组成及厚度不同于第二电容介电层。第一及第二镶嵌式互连线分别电性连接上电极板及下电极板。
本发明能够增加电容的电容量密度，同时维持低的电压线性系数。
附图说明
图1A为根据本发明实施例的具有并联的金属-绝缘层-金属电容的半导体电容装置的剖面示意图。
图1B为根据本发明另一实施例的具有并联的金属-绝缘层-金属电容的半导体电容装置的剖面示意图。
图2A为根据本发明实施例的具有双重电容介电层的金属-绝缘层-金属电容的半导体电容装置的剖面示意图。
图2B为根据本发明实施例的具有串联的金属-绝缘层-金属电容的半导体电容装置的剖面示意图。
其中，附图标记说明如下：
100、200基底
101、103、105、107、201、203介电层
104、112、202、212下电极板
106、114、204、206、214、216电容介电层
108、116、208、218上电极板
110、118、210、220金属-绝缘层-金属电容
109、111、113互连线
115、117、119金属接线层
205、207、209、211镶嵌式互连线
具体实施方式
本发明关于一种改进的半导体电容装置，适用于不同的集成电路设计，例如混合信号电路、射频电路、及模拟电路，用以增加电容量密度，同时维持低的VCC值。图1A显示根据本发明实施例的半导体电容装置。半导体电容装置包括基底100，例如硅基底或其它半导体基底，其可包括不同的元件，诸如晶体管、电阻或其它常用的半导体元件。为了简化附图，此处仅显示一个平整的基底。介电层101，设置于基底100上，用以作为层间介电层(ILD)或金属层间介电层(IMD)。举例而言，介电层101可包括二氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)。优选地，介电层101包括低介电常数材料，以降低RC(电阻-电容)时间常数。介电层101可通过公知沉积技术形成，诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、常压化学气相沉积(APCVD)、高密度等离子体化学气相沉积(HDPCVD)或其它合适的CVD。另外，可在介电层101中形成多层金属结构，用以电性连接基底100内部或表面上的元件以及后续形成于其表面上的电子装置。如同上述基底100，此处亦以平整层表示该介电层，以简化附图。
另一介电层107设置于介电层101上。在本实施例中，介电层107作为金属层间介电层。介电层107可包括相似于介电层101的材料并通过相似的制造方法形成。再者，介电层107可为单层或多层结构。在本实施例中，介电层107包括下介电层103及上介电层105。下介电层103的材料可相同或不同于上介电层105。
堆叠电容结构设置于介电层107内。在本实施例中，堆叠电容结构包括第一金属-绝缘层-金属(MIM)电容110及第二金属-绝缘层-金属(MIM)电容118，其中第一MIM电容110与第二MIM电容118并联。第一MIM电容110设置于下介电层103内，且其包括下电极板104、上电极板108以及居中的电容介电层106。上电极板108及下电极板104可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。电容介电层106可由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽。
第二MIM电容118设置于上介电层105内并位于第一MIM电容110上方，且其包括下电极板112、上电极板116以及居中的电容介电层114。上电极板116及下电极板112可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。电容介电层114可由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽。
特别是在本实施例中，第二MIM电容118的电容介电层114的组成不同于第一MIM电容110的电容介电层106。亦即，电容介电层114与电容介电层106其中之一具有负电压线性系数(VCC)抛物线特性，而另一介电层则具有正电压线性系数(VCC)抛物线特性，其中VCC表示在一个电压操作范围中电容的变化。若第一MIM电容110采用氧化硅(负电压线性系数抛物线特性)作为电容介电层，则第二MIM电容118须采用介电常数高于氧化硅的材料(正电压线性系数抛物线特性)，例如氮化硅或氮氧化硅。相反地，若第二MIM电容118采用氧化硅作为电容介电层，则第一MIM电容110须采用介电常数高于氧化硅的材料，例如氮化硅或氮氧化硅。在本实施例中，电容介电层106的厚度可大体相同于或不同于电容介电层114。优选地，由氧化硅所构成的电容介电层的厚度大于由相对较高的介电常数材料所构成的电容介电层。
为了使第一MIM电容110与第二MIM电容118并联，在下介电层103中形成若干第一互连线109，以电性连接第一MIM电容110的上电极板108与第二MIM电容118的下电极板112。再在上介电层105中形成若干第二互连线111，以电性连接第一MIM电容110的下电极板104与第二MIM电容118的上电极板116。金属接线层119设置于介电层107上，用以作为半导体电容装置的输出/输入端，其通过形成于介电层105内的互连线113电性连接至第二MIM电容118的下电极板112。金属接线层117设置于介电层107上，用以作为半导体电容装置的另一输出/输入端，其通过第二互连线111电性连接至第二MIM电容118的上电极板116。居中的金属接线层115形成于介电层107内，其通过位于其上及其下的第二互连线111使金属接线层117与第一MIM电容110的下电极板104电性连接。金属接线层115、117及119与互连线109、111及113可由铜金属或其它合适的金属材料构成，且通过公知单镶嵌或双镶嵌法形成。另外，在本实施例中，第一互连线109设置于第二MIM电容118下方并与其电容介电层114重叠。而在其它实施例中，第一互连线109设置于第二MIM电容118下方而不与其电容介电层114重叠，如图1B所示。
由于本发明的半导体电容装置包括一个堆叠的电容结构，其包括具有高介电常数电容介电层的MIM电容，因此如公知技术(即，使用高介电常数材料作为电容介电层的单一MIM电容)般可增加电容量密度。上述高介电常数材料包括氧化钛、钛酸钡锶(barium strontium titanate)、氧化锆、铪硅氧化物(hafnium silicon oxide)、锆硅氧化物(zirconium silicon oxide)、铪铝氧化物(hafnium aluminum oxide)、锆铝氧化物(zirconium aluminum oxide)或锶钛氧化物(strontium titanium oxide)。再者，由于本发明的半导体电容装置包括两个MIM电容，其具有相反的VCC特性，总VCC值可通过相反的VCC值相互抵消而达到最小化。相较于公知技术中单一MIM电容而言，本发明的半导体电容装置可具有较佳的电压线性(voltage linearity)。因此，使用MIM电容的集成电路可以增加其操作电压范围。
图2A显示根据本发明实施例的具有双重电容介电层的MIM电容的半导体电容装置。在图2A中，基底200相同于图1A中的基底100。介电层201设置于基底200上，用以作为ILD层或是IMD层。介电层201的材料可相似于图1A中的介电层101。另外，多层金属结构可设置于介电层201内，用以电性连接基底200内部或表面上的元件以及后续形成于其表面上的电子装置。如同上述基底200，此处亦以平整层表示该介电层，以简化附图。
另一介电层203设置于介电层201上。在本实施例中，介电层203作为IMD层。介电层203的材料可相似于图1A中的介电层101并可通过相似的形成方法形成。
MIM电容210设置于介电层203内。在本实施例中，MIM电容210包括下电极板202、第一电容介电层204、第二电容介电层206及上电极板208。上电极板208及下电极板202可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。第一电容介电层204及第二电容介电层206可由氧化硅或其它介电常数高于氧化硅的材料所构成，例如氮化硅、氮氧化硅、氧化铪或氧化钽所构成。特别是在本实施例中，第一电容介电层204的组成不同于第二电容介电层206。亦即，第一电容介电层204与第二电容介电层206其中的一个电容介电层具有负电压线性系数(VCC)抛物线特性，而另一电容介电层则具有正电压线性系数(VCC)抛物线特性。若第一电容介电层204采用氧化硅(负电压线性系数抛物线特性)作为电容介电层，则第二电容介电层20须采用介电常数高于氧化硅的材料(正电压线性系数抛物线特性)，例如氮化硅或氮氧化硅。相反地，若第二电容介电层206采用氧化硅作为电容介电层，则第一电容介电层204须采用介电常数高于氧化硅的材料，例如氮化硅或氮氧化硅。在本实施例中，第一电容介电层204的厚度可大体相同于或不同于第二电容介电层206。优选地，由氧化硅所构成的电容介电层的厚度大于由相对较高的介电常数材料所构成的电容介电层。
由铜金属或其合金所构成的第一互连线205及第二互连线207，通过公知的双镶嵌的制造工艺形成于介电层203内(即，镶嵌式互连线)，以分别电性连接至上电极板208及下电极板202，用以作为半导体电容装置的输出/输入端。
由于本发明的半导体电容装置包括MIM电容，其使用氧化硅及高介电常数材料作为双重电容介电层，因此如公知技术般可增加电容量密度。再者，由于本发明的半导体电容装置中的MIM电容包括双重电容介电层，其具有相反的VCC特性，总VCC值可通过相反的VCC值相互抵消而达到最小化。因此，使用MIM电容的集成电路可以增加其操作电压范围。再者，本发明的半导体电容装置无需减少MIM电容的双重电容介电层厚度就可增加其电容量密度，因此可防止其漏电流的增加。
在其它实施例中，图2A中所示的半导体电容装置还包括第二MIM电容220，设置于介电层203内，其邻近于MIM电容210并与该电容210串联，如图2B所示。第二MIM电容220包括下电极板212、第三电容介电层214、第四电容介电层216及上电极板218。上电极板218及下电极板212可由铜金属、铜铝合金、或其它常用的金属电极材料所构成。第三电容介电层214及第四电容介电层216可由氧化硅或其它介电常数高于氧化硅的材料所构成，如同第一电容介电层204及第二电容介电层206。如上所述，第三电容介电层214与第四电容介电层216其中之一具有负电压线性系数抛物线特性，而另一电容介电层则具有正电压线性系数抛物线特性。亦即，第一电容介电层204及第二电容介电层206其中之一与第三电容介电层214与第四电容介电层216其中之一可由氧化硅所构成，而另两个电容介电层则由氮化硅、氮氧化硅或其它高介电常数材料所构成。在本实施例中，第一电容介电层204、第二电容介电层206、第三电容介电层214及第四电容介电层216的厚度可相同或不同。优选地，由氧化硅所构成的电容介电层厚度大于由相对较高的介电常数材料所构成的电容介电层。
由铜金属或其合金所构成的第三镶嵌式互连线209及第四镶嵌式互连线211形成于介电层203内，以分别电性连接至上电极板218及下电极板212。特别是通过电性连接第三镶嵌式互连线209至第二镶嵌式互连线207，使MIM电容210与MIM电容220串联。在其它实施例中，第三镶嵌式互连线209可与第一镶嵌式互连线205电性连接，或是第四镶嵌式互连线211与第一镶嵌式互连线205电性连接或第二镶嵌式互连线207电性连接，使得MIM电容210与MIM电容220串联。
由于本发明的半导体电容装置包括两个串联的MIM电容，其分别使用氧化硅及高介电常数材料作为双重电容介电层，因此如公知技术般可增加电容量密度。再者，由于本发明的半导体电容装置中的MIM电容包括双重电容介电层，其具有相反的VCC特性，总VCC值可进一步达到最小化，使具有MIM电容的集成电路得以增加其操作电压范围。再者，本发明的半导体电容装置具有两个串联的MIM电容，可进一步降低其漏电流。
虽然本发明已以优选实施例公开如上，然其并非用以限制本发明，任何所属领域技术人员，在不脱离本发明的精神和范围内，当可作变更与修饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体电容装置，包括：
介电层，设置于基底上；以及
堆叠电容结构，设置于该介电层内，该堆叠电容结构包括：
第一金属-绝缘层-金属电容，其使用具有负电压线性系数抛物线特性的电容介电层；以及
第二金属-绝缘层-金属电容，其位于该第一金属-绝缘层-金属电容上方并与其并联，且使用具有正电压线性系数抛物线特性的电容介电层；
其中该第一及该第二金属-绝缘层-金属电容具有各自的上电极板及下电极板。
2.如权利要求1所述的半导体电容装置，还包括：
若干第一互连线，设置于该介电层内，以电性连接该第一金属-绝缘层-金属电容的上电极板与该第二金属-绝缘层-金属电容的下电极板；以及
若干第二互连线，设置于该介电层内，以电性连接该第一金属-绝缘层-金属电容的下电极板与该第二金属-绝缘层-金属电容的上电极板。
3.如权利要求2所述的半导体电容装置，其中所述第一互连线位于该第二金属-绝缘层-金属电容下方且与其电容介电层重叠。
4.如权利要求2所述的半导体电容装置，其中所述第一互连线位于该第二金属-绝缘层-金属电容下方而不与其电容介电层重叠。
5.如权利要求1所述的半导体电容装置，其中该第一金属-绝缘层-金属电容的电容介电层的厚度与该第二金属-绝缘层-金属电容的电容介电层的厚度大体相同。
6.如权利要求1所述的半导体电容装置，其中该第一金属-绝缘层-金属电容的电容介电层的厚度不同于该第二金属-绝缘层-金属电容的电容介电层的厚度。
7.如权利要求1所述的半导体电容装置，其中具有负电压线性系数抛物线特性的该电容介电层由氧化硅所构成，且具有正电压线性系数抛物线特性的该电容介电层由氮化硅或氮氧化硅所构成。
8.一种半导体电容装置，包括：
介电层，设置于基底上；以及
堆叠电容结构，设置于该介电层内，包括第一金属-绝缘层-金属电容以及位于其上方且与其并联的第二金属-绝缘层-金属电容，其中该第一及该第二金属-绝缘层-金属电容具有各自的上电极板及下电极板与不同组成的电容介电层。
9.一种半导体电容装置，包括：
介电层，设置于基底上；以及
堆叠电容结构，设置于该介电层内，包括：
第一金属-绝缘层-金属电容，其使用氧化硅作为电容介电层；以及
第二金属-绝缘层-金属电容，其位于该第一金属-绝缘层-金属电容上方并与其并联，且使用高介电常数材料作为电容介电层；
其中该第一及该第二金属-绝缘层-金属电容具有各自的上电极板及下电极板；
若干第一互连线，设置于该介电层内，以电性连接该第一金属-绝缘层-金属电容的上电极板与该第二金属-绝缘层-金属电容的下电极板；以及
若干第二互连线，设置于该介电层内，以电性连接该第一金属-绝缘层-金属电容的下电极板与该第二金属-绝缘层-金属电容的上电极板。
10.如权利要求9所述的半导体电容装置，其中该高介电常数材料包括氧化钛、钛酸钡锶、氧化锆、铪硅氧化物、锆硅氧化物、铪铝氧化物、锆铝氧化物或锶钛氧化物。
CNA2006101463947A 2005-12-29 2006-11-13 半导体电容装置 Pending CN1992268A (zh)

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US11/322,209 US7763923B2 (en) 2005-12-29 2005-12-29 Metal-insulator-metal capacitor structure having low voltage dependence
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

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