TWI552174B - 線路結構 - Google Patents

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TWI552174B
TWI552174B TW103100021A TW103100021A TWI552174B TW I552174 B TWI552174 B TW I552174B TW 103100021 A TW103100021 A TW 103100021A TW 103100021 A TW103100021 A TW 103100021A TW I552174 B TWI552174 B TW I552174B
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矽品精密工業股份有限公司
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Description

線路結構
本發明係有關一種低插入損耗之線路結構，尤指一種具有高品質因子的電容與電感之線路結構。
由於通訊、網路、及電腦等各式可攜式電子產品及其周邊產品輕薄短小之趨勢的日益重要，且該等電子產品係朝多功能及高性能的方向發展，半導體製程上則不斷朝向積體化更高的製程演進，且高密度的構裝結構係為業者追求的目標。
習知整合式被動元件(integrated passive device,IPD)之電子裝置，例如，低通濾波器(Low Pass Filter)、高通濾波器(High Pass Filter)、帶通濾波器(Band Pass Filter)、分頻器(Diplexer)、平衡不平衡轉換器(Balun)，係具有複數電感(inductor,L)、與複數電容(capacitor,C)串並聯組合之電路。
如第1A圖所示，習知整合式被動元件之電子裝置之線路結構1係採用凸塊結構(Bumping Structure)製程之方式製作，即於一承載部19上以圖案化光阻(Lithography)與電鍍方式形成線路部11於如聚苯並二噁唑(Polybenzobisoxazole,PBO)之介電層13中，且該線路部11具有電容(capacitor,C)11a’、線路層110、導電盲孔111,111’及電感(inductor,L)122，以構成LC諧振電路。
所述之承載部19具有本體190與基材191，該本體190係為矽材(如矽晶圓)，且該基材191係為聚苯並二噁唑(PBO)。
所述之電容11a’係採用金屬/絕緣/金屬(Metal Insulator Metal,MIM)之相疊方式製作。具體地，該線路層110具有電容片110a，其與部分導電盲孔111’間具有如氮化矽(SiNx)之隔離層10a’，以構成該電容11a’。
所述之電感122係呈現螺旋狀(如第1A’圖所示)且藉由該導電盲孔111電性連接該電容11a’，並具有兩個信號埠122a,122b，即輸入埠與輸出埠。
所述之介電層13，其各層介電常數相同，且具有開孔以外露該信號埠122a,122b，俾供結合如銲料之導電元件14，以外接其它電子裝置。
然而，習知線路結構1採用凸塊結構製程製作，雖可使該電感122之Q值(quality factor，品質因數)夠大，但將該電感122與電容11a’形成於該介電層13中，不易控制該電容11a’之導電盲孔111’之大小(即形成該導電盲孔111’之介電層13之開孔不易控制)，致使電容值之誤差值(tolerance)變異太大，且電容值大小及電容密度不夠大，而無法滿足需求。
因此，亦有習知整合式被動元件之電子裝置之線路結構1’採用雙鑲嵌(Dual Damascene)製程製作，如第1B圖所示，於一承載部19上以半導體製程形成線路部12於絕緣部10中，且該線路部12具有電容11a-11c、線路層120、導電盲孔121及電感122，以構成LC諧振電路。
所述之承載部19具有本體190與基材191，該本體190係為 矽材(如矽晶圓)，且該基材191’係為氧化材，如二氧化矽(SiO2)。
所述之絕緣部10具有複數如二氧化矽之絕緣層10a-10f，且各層介電常數相同，各該絕緣層10a-10f之間具有如氮化矽之隔離層10a’-10e’，而該隔離層10a’-10e’可以化學氣相沉積(Chemical Vapor Deposition,CVD)方式形成，以作為鈍化層。
所述之各該線路層120與導電盲孔121係嵌埋於該絕緣層10a-10f中，使該隔離層10a’-10e’位於各該線路層120之間，以避免該線路層120相接觸，且各該線路層120之間係藉由該些導電盲孔121相互電性導通。
所述之電容11a-11c之製作，係於兩相鄰(即上、下層)之線路層120中形成電容片110a-110d，並藉由該些導電盲孔121’,121”相互電性連接，且該電容11a-11c係採用金屬/絕緣/金屬(MIM)之相疊方式製作，故例如該電容11a係由上、下層之電容片110a,110b與該隔離層10a’所構成，以形成三組並聯之電容11a-11c。具體地，其中一組相間隔之該電容片110a與電容片110c藉由該導電盲孔121’相連通，而另一組相間隔之該電容片110b與電容片110d亦藉由該導電盲孔121”相連通。
所述之電感122係呈現螺旋狀(如第1A’圖所示)且位於最外層之絕緣層10f中並外露於該絕緣層10f，並藉由該導電盲孔121電性連接該電容11a-11c。
再者，採用雙鑲嵌製程製作之電容可依需求製作不同層數，以形成更多電容，而可達到更大的電容密度。
然而，習知線路結構1’採用雙鑲嵌製程製作，係將該電感122、電容11a-11c形成於半導體材質中，雖然該電容11a-11c所 用之導電盲孔121’,121”之大小易於控制(即形成該導電盲孔121’,121”之絕緣層10b,10c之開孔易於控制)，使電容值之誤差值變異較小，且電容值大小及電容密度夠大，而能滿足需求，但相對於採用凸塊結構製程之線路結構1於相同電感值的條件下，採用雙鑲嵌製程之線路結構1’之電感122之Q值太小。
習知整合式被動元件之電子裝置，例如，帶通濾波器(Band pass filter)，其應用於無線通訊系統(wireless communication system)中需要射頻(Radio frequency,RF)裝置在多頻帶(Multiple frequency band)下運作，第2A圖係為習知帶通濾波器的電路圖，其具有三個電感L1-L3、三個電容組C1-C3、輸入埠90與輸出埠91，其中，習知帶通濾波器之各該電容組C1-C3與電感L1-L3之相關數值如下表所示：
如第2B圖所示，習知帶通濾波器係利用第1A圖之製程製作LC諧振電路，其中，例如，單一電容組C1係由一個電容11a’構成。
如第2C圖所示，習知帶通濾波器係利用第1B圖之製程製作LC諧振電路，其中，圖中之導電跡線92係由該線路層120所製成，且例如單一電容組C1係由複數電容11a-11c並聯所構成。
惟，當該電感L1-L3、電容組C1-C3之數值不變，而應用於通訊系統之IPD電子裝置之尺寸縮小至約為1000×1000μm2之等級時，習知線路結構1’之電感122之Q值變小，因而IPD電子裝置之插入損耗(Insertion Loss,IL)變大(詳如後續第5B圖之圖表所述)，致使該IPD電子裝置易容受到雜訊干擾。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明提供一種線路結構，係包括：第一線路部，係具有至少一電容；第一介電部，係與該第一線路部結合；第二線路部，係電性連接該第一線路部，且該第二線路部具有至少一電感；以及第二介電部，係與該第二線路部結合，且該第一介電部之介電常數大於該第二介電部之介電常數。
前述之線路結構中，該第二介電部係堆疊於該第一介電部上，使該第二介電部覆蓋該第一線路部，且該第一與第二線路部係藉由線路、導電盲孔或其組合電性連接。
前述之線路結構中，該第一與第二介電部係相對一表面接觸並排，且該第一與第二線路部係藉由線路、導電盲孔或其組合電性連接。
前述之線路結構中，該第一與第二介電部係相互分離，且該第一與第二線路部係藉由線路、導電盲孔或其組合電性連接。
前述之線路結構中，該電容係電性連接該電感，且該電感係為迴圈狀，而該第二線路部復具有電性連接該電感之信號埠。
前述之線路結構中，該第一線路部具有複數該電容，且該第 一線路部復具有線路、導電盲孔或其組合，以電性連接於至少二該電容之間。
前述之線路結構中，該第二線路部具有複數該電感，且該第二線路部復具有線路、導電盲孔或其組合，以電性連接於至少二該電感之間。
前述之線路結構中，該第一介電部具有複數介電層，且該第一線路部復具有複數線路層，該線路層係結合該介電層，又形成該介電層之材質係為半導體材或氧化材。例如，相鄰之該線路層係分別具有電容片，且兩該電容片係構成該電容，且該些線路層之間係藉由複數位於該介電層中之導電盲孔相互電性導通。較佳地，該第一介電部具有複數位於該介電層上之隔離層，使該些線路層之間具有該隔離層，例如該隔離層係為氮化層。
前述之線路結構中，形成該第二介電部之材質係為感光型介電材。
前述之線路結構中，該第二介電部具有複數介電層，且該第二線路部具有複數線路層，該線路層係結合該介電層，又該些線路層之間係藉由複數位於該介電層中之導電盲孔相互電性導通，而該電感係位於最外層之線路層。
另外，前述之線路結構中，復包括承載部，係承載該第一與第二介電部。該承載部之材質係為半導體材、陶瓷或玻璃。
由上可知，本發明之線路結構，係藉由將電容設於該第一介電部，而將電感設於第二介電部中，以增加電容值及電容密度，且使Q值夠大。
1,1’,2,2’,2”‧‧‧線路結構
10‧‧‧絕緣部
10a-10f‧‧‧絕緣層
10a’-10e’,20a’-20e’‧‧‧隔離層
11,12‧‧‧線路部
11a-11c,11a’,21a-21c,C1-C3,C‧‧‧電容
110,120‧‧‧線路層
110a-110d,210a-210d‧‧‧電容片
111,111’,121,121’,121”‧‧‧導電盲孔
122,222,L1-L3,L‧‧‧電感
122a,122b,222a,222b‧‧‧信號埠
13‧‧‧介電層
14,24‧‧‧導電元件
19,29,29’‧‧‧承載部
190,290‧‧‧本體
191,191’,291‧‧‧基材
20‧‧‧第一介電部
20a-20f‧‧‧第一介電層
21‧‧‧第一線路部
210‧‧‧第一線路層
211,211’‧‧‧第一導電盲孔
22‧‧‧第二線路部
220‧‧‧第二線路層
221‧‧‧第二導電盲孔
23‧‧‧第二介電部
23a-23c‧‧‧第二介電層
29a‧‧‧表面
90,90’‧‧‧輸入埠
91,91a,91a’,91b,91b’‧‧‧輸出埠
92‧‧‧導電跡線
第1A圖係為習知線路結構的剖面示意圖；第1A’圖係為習知電感的立體示意圖；第1B圖係為習知線路結構的剖面示意圖；第2A圖係為習知帶通濾波器的電路圖；第2B圖係為習知帶通濾波器之第1A圖之線路結構的立體示意圖；第2C圖係為習知帶通濾波器之第1B圖之線路結構的立體示意圖；第3A、3A’及3A”圖係為本發明線路結構之不同態樣的剖面示意圖；第3B圖係為本發明電容的立體示意圖；第3C圖係為本發明電感的立體示意圖；第4A圖係為本發明帶通濾波器的電路圖；第4B圖係為本發明帶通濾波器之第3A圖之線路結構的立體示意圖；第5A圖係為第4A圖之帶通濾波器之運作原理之示意圖；第5B圖係為本發明帶通濾波器與習知帶通濾波器之反射損耗與頻率之關係圖；以及第6A至6D圖係為應用本發明線路結構之IPD電子裝置之電路圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A、3A’及3A”圖係為本發明之諧振電路之不同態樣之線路結構2,2’,2”，其包括一第一線路部21、與該第一線路部21結合之一第一介電部20、一第二線路部22、與該第二線路部22結合之一第二介電部23、以及一承載該第一與第二介電部20,23之承載部29,29’，且該第一介電部20之介電常數大於該第二介電部23之介電常數。
如第3A圖所示，該第二介電部23係堆疊於該第一介電部20上，使該第二介電部23覆蓋該第一線路部21，且該第一與第二線路部21,22係藉由線路、導電盲孔或其組合電性連接。
如第3A’圖所示，該第一與第二介電部係20,23係相對該承載部29’之一表面29a接觸並排，且該第一與第二線路部21,22係藉由線路、導電盲孔或其組合電性連接。
如第3A”圖所示，該第一與第二介電部20,23係相對該承載部29’之一表面29a相互分離並排，該第一與第二線路部21,22 係藉由線路、導電盲孔或其組合電性連接。
所述之承載部29係具有本體290與基材291。於本實施例中，該本體290係為半導體材、陶瓷或玻璃，且該基材291係為氧化材，如二氧化矽。或者，該承載部29’可具有線路、導電盲孔或其組合，以電性連接該第一與第二線路部21,22。
所述之第一介電部20具有複數第一介電層20a-20f，且形成該第一介電層20a-20f之材質係為無機材質，如各種半導體材質或氧化材。具體地，該第一介電層20a-20f之材質係為二氧化矽、氮化矽、氧化鋁、碳化矽、GaAs、GaP等。
於本實施例中，該第一介電部20具有複數位於各該第一介電層20a-20f之間的隔離層20a’-20e’，且形成該隔離層20a’-20e’之材質係為氮化層(如氮化矽)，而該隔離層20a’-20e’可以化學氣相沉積(CVD)方式形成，以作為鈍化層。
所述之第一線路部21係具有複數電容21a-21c、複數第一線路層210及複數第一導電盲孔211，該第一線路層210係結合該第一介電層20a-20f，且該些第一線路層210之間係藉由該些第一導電盲孔211相互電性導通。
於本實施例中，如第3B圖所示，於兩相鄰(即上、下層)之第一線路層210中係具有電容片210a-210d(即金屬片，如矩形片)，且各單一電容21a-21c係由上、下層之電容片210a-210d所構成，並藉由該第一導電盲孔211相互電性連接，以形成三組並聯之電容21a-21c，而增大電容值。具體地，其中一組相間隔之該電容片210a與電容片210c藉由該第一導電盲孔211相連通，而另一組相間隔之該電容片210b與電容片210d亦藉由該第一導電盲孔211’ 相連通。於其它實施例中，各該電容21a-21c亦可為串聯，且藉由第一線路層210、第一導電盲孔211或其組合，以電性連接於至少二該電容21a-21c之間。
再者，由於本發明之電容21a-21c係採用金屬/絕緣/金屬(MIM)之相疊方式製作，故於其它實施例中，可不需形成該隔離層20a’-20e’，而係將該第一介電層20a-20c覆蓋該第一線路層210以形成於各該電容片210a-210d之間，即直接以該第一介電層20a-20c作隔離。
又，該第一線路層210與第一導電盲孔211係嵌埋於該第一介電層20a-20f中，使該隔離層20a’-20e’位於各該第一線路層210之間，以避免該第一線路層210相接觸。
所述之第二介電部23係具有複數第二介電層23a-23c，且形成該第二介電部23(或該第二介電層23a-23c)之材質係為有機材質，如感光型介電材或一般介電材。具體地，該感光型介電材大致可區分為三種，即感光型旋塗式介電質(photosensitive spin-on dielectrics，PSOD)、可光定義材料(photodefinable material)或感光可圖案化材料(photosensitive patternable material)。
舉例來說，該感光型旋塗式介電質可為可光定義(photo definable)之聚對二唑苯(PBO)先驅物(precursor)、photosensitive PDMS或photosensitive polymer poly(diphenyl bicyclohept-5-ene-2,3-dicarboxylate)(簡稱PPNB)。
再者，該可光定義材料可為聚亞醯胺先驅物(polyimide precursor)、epoxycyclohexyl polyhedral oligomeric silsesquioxanes(簡稱POSS)、photocatalyst或PBO。
又，該感光可圖案化材料可為聚倍半矽氧烷合成物(polysilsesquiazane composition)、Photopatternable low-k介電材(如Benzocyclobutene,BCB)。
所述之第二線路部22係具有一電感222、複數第二線路層220與複數第二導電盲孔221，該第二線路層220係結合該第二介電層23a-23c，且該第二線路層220係藉由該第二導電盲孔221電性導通該第一線路層210。
於本實施例中，該第二線路層220係設於該第二介電層23a,23b上。
再者，如第3C圖所示，該電感222係呈現螺旋狀且具有兩個信號埠222a,222b，即輸入埠與輸出埠。
又，該電感222係為最外層之第二線路層220之一部分，且該電感222藉由該些第二導電盲孔221、內層之第二線路層220、第一線路層210與第一導電盲孔211電性連接該電容21a-21c。於其它態樣中，該第二線路部220可具有複數電感222(如第4B圖所示之電感L1-L3)，且藉由第二線路層220、第二導電盲孔221或其組合，以電性連接(如串聯或並聯)於至少二該電感222之間。
另外，所述之第二介電部23之最外層第二介電層23c具有開孔以外露該信號埠222a,122b，俾供結合如銲料之導電元件24，以外接其它電子裝置。
本發明之線路結構2係藉由該第一介電部20之介電常數大於該第二介電部23之介電常數，且採用雙鑲嵌製程將該電容21a-21c設於該第一介電部20中，使該電容21a-21c所用之導電盲孔211,211’之大小易於控制(即形成該導電盲孔211,211’之第一介 電層20b,20c之開孔易於控制)，即電容值之誤差值變異較小，且於單位面積下增加電容值及電容密度，並可使該電感222之Q值夠大。
再者，採用凸塊結構製程之方式將該電感222設於該第二介電部23中，而產生高Q值。
又，該IPD電子裝置若採用雙鑲嵌製程製作該電容21a-21c，且採用凸塊結構製程製作該電感222，並先進行雙鑲嵌製程，再進行凸塊結構製程，則所有電感222與電容21a-21c之相互連接關係可依照運用之IPD電子裝置之電路建立。
例如，帶通濾波器應用於無線通訊系統中需要射頻裝置在多頻帶下運作，如第4A圖所示之電路圖，該帶通濾波器具有三個電感L1-L3、三個電容組C1-C3、導電跡線92、輸入埠90與輸出埠91。再者，如第4B圖所示，該帶通濾波器中具有利用第3A圖之製程製作LC諧振電路，該導電跡線92係由該第一線路層210或第二線路層220所製成，且例如單一電容組C1係由該些電容21a-21c並聯所構成。
第5A圖係為第4A圖之轉換途徑之運作原理。如第5A圖所示，「a+」係表示為入射波功率(incidence power)，「a-」係表示為反射波功率(reflection power)，「b+」係表示為傳送波功率(transmission power)，S11係表示為反射損耗(Return Loss)，S21係表示為插入損耗(Insertion Loss,IL)且為輸出埠91，其中，S11=10 log[a-/a+]，S21=10 log[b+/a+]。
第5B圖係為本發明之帶通濾波器與習知帶通濾波器之運作圖表，即插入損耗與頻率(frequency)之關係圖，其中，各帶通濾波 器之曲線係以具有各種製程之線路結構1,1’,2所表示，且m2為頻率為1.8GHz處，並於此實驗中，該輸入埠90與輸出埠91使用相同之參考電感值，故該插入損耗(Insertion Loss,IL)定義為：IL=-20 log10 | S21 | dB
再者，本發明之帶通濾波器之各該電容組C1-C3與電感L1-L3之相關數值如下表所示。
由第5B圖可知，於頻率為1.4至2.3GHz範圍之間時，具有本發明之線路結構2之帶通濾波器之插入損耗最小(其於m2處之值為-1.640)，而具有習知線路結構1’之第2B圖之帶通濾波器之插入損耗最大(其於m2處之值為-6.646)，又具有習知線路結構1之第2A圖之帶通濾波器之插入損耗於m2處之值為-2.892。因此，本發明之IPD電子裝置之插入損耗能變小，使該IPD電子裝置不易容受到雜訊干擾。
另外，本發明之線路結構2能應用各式IPD電子裝置中，如第6A圖所示之低通濾波器(Low Pass Filter)之電路圖、如第6B圖所示之高通濾波器(High Pass Filter)之電路圖、如第6C圖所示之平衡不平衡轉換器(Balun)之電路圖、或如第6D圖所示之分頻器(Diplexer)之電路圖。
如第6C圖所示，該平衡不平衡轉換器具有一個輸入埠90’(如不平衡埠)與兩個輸出埠91a,91b(如平衡埠)。
如第6D圖所示，該分頻器具有一個輸入埠90’(如不平衡埠)與兩個輸出埠91a’,91b’(如高頻輸出埠與低頻輸出埠)。
需注意，第6A至6D圖中之電感L與電容C僅為示意說明，各圖式中之電感值與電容值將依需求設計。
綜上所述，本發明之線路結構主要藉由將電容設於該第一介電部，而將電感設於第二介電部中，以增加電容值及電容密度，且使Q值夠大，而能符合IPD電子裝置之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧線路結構
20‧‧‧第一介電部
20a-20f‧‧‧第一介電層
20a’-20e’‧‧‧隔離層
21‧‧‧第一線路部
210‧‧‧第一線路層
210a-210d‧‧‧電容片
211,211’‧‧‧第一導電盲孔
21a-21c‧‧‧電容
22‧‧‧第二線路部
220‧‧‧第二線路層
221‧‧‧第二導電盲孔
222‧‧‧電感
222a,222b‧‧‧信號埠
23‧‧‧第二介電部
23a-23c‧‧‧第二介電層
24‧‧‧導電元件
29‧‧‧承載部
290‧‧‧本體
291‧‧‧基材

Claims (24)

  1. 一種線路結構，係包括：第一線路部，係具有至少一雙鑲嵌製程之電容；第一介電部，係與該第一線路部結合；第二線路部，係電性連接該第一線路部，且該第二線路部具有至少一凸塊結構製程之電感；以及第二介電部，係與該第二線路部結合，且該第一介電部之介電常數大於該第二介電部之介電常數。
  2. 如申請專利範圍第1項所述之線路結構，其中，該第二介電部係堆疊於該第一介電部上，使該第二介電部覆蓋該第一線路部。
  3. 如申請專利範圍第2項所述之線路結構，其中，該第一與第二線路部係藉由線路、導電盲孔或其組合電性連接。
  4. 如申請專利範圍第1項所述之線路結構，其中，該第一與第二介電部係相對一表面接觸並排。
  5. 如申請專利範圍第4項所述之線路結構，其中，該第一與第二線路部係藉由線路、導電盲孔或其組合電性連接。
  6. 如申請專利範圍第1項所述之線路結構，其中，該第一與第二介電部係相互分離。
  7. 如申請專利範圍第6項所述之線路結構，其中，該第一與第二線路部係藉由線路、導電盲孔或其組合電性連接。
  8. 如申請專利範圍第1項所述之線路結構，其中，該電容係電性連接該電感。
  9. 如申請專利範圍第1項所述之線路結構，其中，該第一線路部 具有複數該電容，且該第一線路部復具有線路、導電盲孔或其組合，以電性連接於至少二該電容之間。
  10. 如申請專利範圍第1項所述之線路結構，其中，該第二線路部具有複數該電感，且該第二線路部復具有線路、導電盲孔或其組合，以電性連接於至少二該電感之間。
  11. 如申請專利範圍第1項所述之線路結構，其中，該第一介電部具有複數介電層，且該第一線路部復具有複數線路層，該線路層係結合該介電層。
  12. 如申請專利範圍第11項所述之線路結構，其中，形成該介電層之材質係為半導體材或氧化材。
  13. 如申請專利範圍第11項所述之線路結構，其中，相鄰之該線路層係分別具有電容片，且兩該電容片係構成該電容。
  14. 如申請專利範圍第11項所述之線路結構，其中，該些線路層之間係藉由複數位於該介電層中之導電盲孔相互電性導通。
  15. 如申請專利範圍第11項所述之線路結構，其中，該第一介電部具有複數位於該介電層上之隔離層，使該些線路層之間具有該隔離層。
  16. 如申請專利範圍第15項所述之線路結構，其中，該隔離層係為氮化層。
  17. 如申請專利範圍第1項所述之線路結構，其中，該電感係為迴圈狀。
  18. 如申請專利範圍第1項所述之線路結構，其中，該第二線路部復具有電性連接該電感之信號埠。
  19. 如申請專利範圍第1項所述之線路結構，其中，形成該第二介 電部之材質係為感光型介電材。
  20. 如申請專利範圍第1項所述之線路結構，其中，該第二介電部具有複數介電層，且該第二線路部具有複數線路層，該線路層係結合該介電層。
  21. 如申請專利範圍第20項所述之線路結構，其中，該些線路層之間係藉由複數位於該介電層中之導電盲孔相互電性導通。
  22. 如申請專利範圍第20項所述之線路結構，其中，該電感係位於最外層之線路層。
  23. 如申請專利範圍第1項所述之線路結構，復包括承載部，係承載該第一與第二介電部。
  24. 如申請專利範圍第23項所述之線路結構，其中，該承載部之材質係為半導體材、陶瓷或玻璃。
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