CN109004035A - 肖特基器件结构及其制造方法 - Google Patents
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Abstract
本发明提供一种肖特基器件结构及其制造方法，包括：N型外延层，其形成有多个第一沟槽以及位于第一沟槽外围区域的第二沟槽；氧化层及多晶硅，形成于第一沟槽及第二沟槽内；第三沟槽，去除第一沟槽内的部分多晶硅及氧化层而成；金属硅化物，形成于第三沟槽的底部及侧壁；导电材料，填充于第三沟槽内；以及上金属电极结构。本发明可有效增加肖特基区域面积，降低正向导通电压VF；并且利用沟槽结构，降低了漏电流IR；同时在测试和封装打线的金属与下方器件层间增加介质层，以缓冲外界应力的作用，使外来压应力通过介质层分散到整个芯片。本发明的肖特基结从平面结构改为垂直结构，使外加压应力不直接作用到肖特基势垒，可以增大封装工艺窗口。
Description
技术领域
本发明涉及一种半导体器件结构及其制造方法，特别是涉及一种肖特基器件结构及其制造方法。
背景技术
随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。
现有的肖特基二极管一般是贵金属(金、银、铝、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的贵金属中扩散。显然，贵金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到贵金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体朝向贵金属。但在该电场作用之下，贵金属中的电子也会产生从贵金属向N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。
可见，肖特基二极管是基于金属和半导体接触的整流特性进行工作的多数载流子器件，具有正向压降低、反向恢复电流小、开关速度快、噪声系数小、功耗低等特点，目前广泛应用于开关电源、变频器、驱动器等领域。
现有的肖特基多为平面结构的肖特基器件，如图1所示，以及沟槽结构的肖特基器件，如图2所示。
平面结构的肖特基器件的优点为相对较低的正向导通电压VF，缺点为其漏电流IR较高；
沟槽结构的肖特基器件的优点为可以通过沟槽结构降低漏电流IR；缺点为正向导通电压VF相对较高，由于沟槽结构使器件本身有较大的应力，因此对外界应力比较敏感。
在实际应用中，由于肖特基为表面器件，因此在芯片级测试和封装之后终测，容易受到测试压力和封装应力的影响，而造成器件漏电偏高，封装后测试实效，重测不尽，可靠性失效等。
基于以上所述，提供一种能够综合沟槽型肖特基和平面型肖特基的优点，解决沟槽型肖特基器件的封装测试问题，并有效提高器件综合性能的新型的肖特基器件结构实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种肖特基器件结构及其制造方法，以综合沟槽型肖特基和平面型肖特基的优点，解决沟槽型肖特基器件的封装测试问题，并有效提高器件综合性能。
为实现上述目的及其他相关目的，本发明提供一种肖特基器件结构的制造方法，所述制造方法包括：1)于N型外延层上形成多个第一沟槽以及位于所述多个第一沟槽外围区域的第二沟槽；2)于所述第一沟槽及第二沟槽表面形成氧化层，并于所述第一沟槽及第二沟槽内填充多晶硅；3)去除所述第一沟槽内的部分多晶硅及氧化层，形成第三沟槽，保留所述第二沟槽内的多晶硅及氧化层；4)于所述第三沟槽的底部及侧壁形成肖特基金属层，并退火形成金属硅化物；5)于所述第三沟槽内填充导电材料；以及6)制作上金属电极结构。
优选地，步骤2)中，采用热氧化方法于所述第一沟槽及第二沟槽表面形成氧化层，所述氧化层的厚度为50nm～1000nm。
优选地，步骤2)中，采用化学气相沉积法于所述第一沟槽及第二沟槽内填充多晶硅，所述多晶硅的掺杂浓度为1019～1021/cm3，并采用干法刻蚀工艺将所述多晶硅回刻至所述第一沟槽及第二沟槽的顶面。
优选地，步骤3)中，采用光刻-刻蚀工艺去除所述第一沟槽内的部分多晶硅，然后采用湿法刻蚀去除所述第一沟槽侧壁裸露的氧化层，以形成所述第三沟槽。
优选地，所述第三沟槽的深度为所述第一沟槽深度的0.2～0.8倍。
优选地，所述第三沟槽的深度为所述第一沟槽深度的0.4～0.6倍。
优选地，步骤4)包括：4-1)采用溅射工艺于所述第三沟槽的底部及侧壁形成肖特基金属层，所述肖特基金属层的材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种；4-2)采用快速热处理方法或炉退火的方法所述肖特基金属层与所述第三沟槽的底部及侧壁形成金属硅化物，以形成肖特基结。
优选地，步骤5)中，采用溅射、蒸镀方法或其结合于所述第三沟槽内填充导电材料，所述导电材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
优选地，步骤6)包括：6-1)采用化学气相沉积法于所述N型外延层、所述第一沟槽及所述第二沟槽上形成介质层；6-2)采用光刻-刻蚀工艺于所述介质层中打开金属连线孔；6-3)采用溅射、蒸镀方法或其结合于所述金属连线孔内填充电极材料，所述电极材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
本发明还提供一种肖特基器件结构，包括：N型外延层，所述N型外延层中形成有多个第一沟槽以及位于所述多个第一沟槽外围区域的第二沟槽；氧化层，形成于所述第一沟槽及第二沟槽表面；多晶硅，填充于所述第一沟槽及第二沟槽内；第三沟槽，去除所述第一沟槽内的部分多晶硅及氧化层而成；金属硅化物，形成于所述第三沟槽的底部及侧壁，以形成肖特基结；导电材料，填充于所述第三沟槽内；以及上金属电极结构。
优选地，所述氧化层的厚度为50nm～1000nm，所述多晶硅的掺杂浓度为1019～1021/cm3。
优选地，所述第三沟槽的深度为所述第一沟槽深度的0.2～0.8倍。
优选地，所述第三沟槽的深度为所述第一沟槽深度的0.5～0.6倍。
优选地，所述金属硅化物的金属材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种。
优选地，所述导电材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
优选地，所述上金属电极结构包括：介质层，形成于所述N型外延层、所述第一沟槽及所述第二沟槽上；金属连线孔，形成于所述介质层中；以及电极材料，填充于所述金属连线孔内，所述电极材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
如上所述，本发明的肖特基器件结构及其制造方法，具有以下有益效果：
本发明解决了沟槽型肖特基器件容易受外界测试或者封装应力的影响而产生漏电偏大的问题，通过综合沟槽型肖特基和平面型肖特基的优点，提出一种新型的肖特基器件与结构。
本发明的肖特基器件结构首先将平面的肖特基势垒转换为垂直结构，使肖特基结不直接位于外界测试和封装的金属层下方，以达到避开直接的外界压应力。
本发明的肖特基器件结构相对于传统的沟槽型肖特基，增加肖特基区域面积，降低正向导通电压VF；并且利用沟槽结构，降低了漏电流IR；同时在测试和封装打线的金属与下方器件层中间增加介质层，利用介质层将肖特基器件与上电极及外界隔离，达到缓冲外界应力的作用，降低了外来压应力对肖特基结的影响，使外来压应力通过介质层分散到整个芯片。同时，本发明的肖特基结从平面结构改为垂直结构，使外加压应力不直接作用到肖特基势垒，同时也可以增大封装工艺窗口。
附图说明
图1显示为现有技术中的平面结构的肖特基器件的结构示意图。
图2显示为现有技术中的沟槽结构的肖特基器件的结构示意图。
图3～图12显示为本发明的肖特基器件结构的制造方法各步骤所呈现的结构示意图。
元件标号说明
101 N型外延层
102 二氧化硅掩膜
103 第一沟槽
104 第二沟槽
105 氧化层
106 多晶硅
107 光刻胶
108 第三沟槽
109 金属硅化物
110 导电材料
111 介质层
112 金属连线孔
113 电极材料
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3～图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图3～图12所示，本实施例提供一种肖特基器件结构的制造方法，所述制造方法包括：
如图3所示，首先进行步骤1)，于N型外延层101上形成多个第一沟槽103以及位于所述多个第一沟槽103外围区域的第二沟槽104。
作为示例，步骤1)包括：提供一N型重掺杂的基片(未予图示)，于所述基片表面形成N型外延层101，所述N型外延层101为N型轻掺杂的硅外延层。在本实施例中，所述N型重掺杂的基片的材料为硅，其电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层的厚度为2.5～30μm之间，浓度为1014～1017/cm3之间。后续的所述第一沟槽103102及第二沟槽104103均制备于所述硅外延层中。
作为示例，首先于所述N型外延层101表面制作具有窗口的二氧化硅掩膜102，然后采用干法刻蚀工艺于所述N型外延层101中同时形成多个第一沟槽103以及位于终端的第二沟槽104，所述第二沟槽104用于制作终端降压环结构。所述第一沟槽103的宽度为0.2～1μm，深度为2.5～10μm，具体地，所述第一沟槽103及第二沟槽104的宽度为0.5μm，深度为5μm。所述第一沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形环、圆形环等形状。所述第二沟槽104的平面形状可以为围绕所述多个第一沟槽103的密封环形结构，或呈环状分布的多个圆形结构等。
如图4～图5所示，然后进行步骤2)，于所述第一沟槽103及第二沟槽104表面形成氧化层105，并于所述第一沟槽103及第二沟槽104内填充多晶硅106。
作为示例，步骤2)中，保留上述的二氧化硅掩膜102，采用热氧化方法于所述第一沟槽103及第二沟槽104表面形成氧化层105，在本实施例中所述热氧化方法于热炉管中进行，所述氧化层105的厚度为50nm～1000nm，如图4所示。
作为示例，步骤2)中，保留上述的二氧化硅掩膜102，采用化学气相沉积法于所述第一沟槽103及第二沟槽104内填充多晶硅106，所述多晶硅106的掺杂浓度为1019～1021/cm3，并采用干法刻蚀工艺将所述多晶硅106回刻至所述第一沟槽103及第二沟槽104的顶面，如图5所示。
如图6～图7所示，接着进行步骤3)，去除所述第一沟槽103内的部分多晶硅106及氧化层105，形成第三沟槽108，保留所述第二沟槽104内的多晶硅106及氧化层105；
作为示例，步骤3)中，保留上述的二氧化硅掩膜102，并采用光刻工艺于所述第二沟槽104之上形成光刻胶107，基于上述保留的二氧化硅掩膜102，采用刻蚀工艺去除所述第一沟槽103内的部分多晶硅106，然后采用湿法刻蚀去除所述第一沟槽103侧壁裸露的氧化层105，以形成所述第三沟槽108，所述第三沟槽108的深度决定后续的肖特基结的面积。
作为示例，所述第三沟槽108的深度为所述第一沟槽103深度的0.2～0.8倍。优选地，所述第三沟槽108的深度为所述第一沟槽103深度的0.4～0.6倍。在本实施例中，所述第三沟槽108的深度为所述第一沟槽103深度的0.5倍。本实施例通过在第一沟槽103内制作第三沟槽108，并在第三沟槽108的侧壁制作肖特基结，大大增加了肖特基结的面积，从而大大降低正向导通电压VF，并且，通过保留第一沟槽103底部的氧化层105及多晶硅106，可以降低漏电流IR，从而整体提升了肖特基器件结构的性能。
如图8～图9所示，接着进行步骤4)，于所述第三沟槽108的底部及侧壁形成肖特基金属层，并退火形成金属硅化物109。
作为示例，步骤4)包括：
4-1)保留上述的二氧化硅掩膜102，采用溅射工艺于所述第三沟槽108的底部及侧壁形成肖特基金属层，所述肖特基金属层的材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种；
4-2)采用快速热处理方法或炉退火的方法所述肖特基金属层与所述第三沟槽108的底部及侧壁形成金属硅化物109，以形成肖特基结；
4-3)利用NH4OH溶液去除所述二氧化硅掩膜102上未反应形成硅化物的金属；
4-4)利用化学机械研磨工艺去除所述二氧化硅掩膜102。
如图10所示，接着进行步骤5)，于所述第三沟槽108内填充导电材料110。
作为示例，步骤5)中，采用溅射、蒸镀方法或其结合于所述第三沟槽108内填充导电材料110，所述导电材料110包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
接着，采用干法刻蚀、抛光等方法去除N型外延层101表面的导电材料110，使的所述导电材料110的顶面与所述N型外延层101的表面持平。
如图11～图12所示，最后进行步骤6)，制作上金属电极结构。
作为示例，步骤6)包括：
6-1)采用化学气相沉积法于所述N型外延层101、所述第一沟槽103及所述第二沟槽104上形成介质层111，在本实施例中，所述介质层111的材料选用为二氧化硅；
6-2)采用光刻-刻蚀工艺于所述介质层111中打开金属连线孔112；
6-3)采用溅射、蒸镀方法或其结合于所述金属连线孔112内填充电极材料113，所述电极材料113包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
本发明在测试和封装打线的金属与下方器件层中间增加介质层111，利用介质层111将肖特基器件与上电极及外界隔离，达到缓冲外界应力的作用，降低了外来压应力对肖特基结的影响，使外来压应力通过介质层111分散到整个芯片。同时，本发明的肖特基结从平面结构改为垂直结构，使外加压应力不直接作用到肖特基势垒，同时也可以增大封装工艺窗口。
如图12所示，本实施例还提供一种肖特基器件结构，包括：N型外延层101，所述N型外延层101中形成有多个第一沟槽103以及位于所述多个第一沟槽103外围区域的第二沟槽104；氧化层105，形成于所述第一沟槽103及第二沟槽104表面；多晶硅106，填充于所述第一沟槽103及第二沟槽104内；第三沟槽108，去除所述第一沟槽103内的部分多晶硅106及氧化层105而成；金属硅化物109，形成于所述第三沟槽108的底部及侧壁，以形成肖特基结；导电材料110，填充于所述第三沟槽108内；以及上金属电极结构。
作为示例，所述氧化层105的厚度为50nm～1000nm，所述多晶硅106的掺杂浓度为1019～1021/cm3。
作为示例，所述第三沟槽108的深度为所述第一沟槽103深度的0.2～0.8倍。优选地，所述第三沟槽108的深度为所述第一沟槽103深度的0.5～0.6倍。在本实施例中，所述第三沟槽108的深度为所述第一沟槽103深度的0.5倍。本实施例通过在第一沟槽103内制作第三沟槽108，并在第三沟槽108的侧壁制作肖特基结，大大增加了肖特基结的面积，从而大大降低正向导通电压VF，并且，通过保留第一沟槽103底部的氧化层105及多晶硅106，可以降低漏电流IR，从而整体提升了肖特基器件结构的性能。
作为示例，所述金属硅化物109的金属材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种。
作为示例，作为示例，所述导电材料110包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
优选地，所述上金属电极结构包括：介质层111，形成于所述N型外延层101、所述第一沟槽103及所述第二沟槽104上；金属连线孔112，形成于所述介质层111中；以及电极材料113，填充于所述金属连线孔112内，所述电极材料113包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。本发明在测试和封装打线的金属与下方器件层中间增加介质层111，利用介质层111将肖特基器件与上电极及外界隔离，达到缓冲外界应力的作用，降低了外来压应力对肖特基结的影响，使外来压应力通过介质层111分散到整个芯片。同时，本发明的肖特基结从平面结构改为垂直结构，使外加压应力不直接作用到肖特基势垒，同时也可以增大封装工艺窗口。
如上所述，本发明的肖特基器件结构及其制造方法，具有以下有益效果：
本发明解决了沟槽型肖特基器件容易受外界测试或者封装应力的影响而产生漏电偏大的问题，通过综合沟槽型肖特基和平面型肖特基的优点，提出一种新型的肖特基器件与结构。
本发明的肖特基器件结构首先将平面的肖特基势垒转换为垂直结构，使肖特基结不直接位于外界测试和封装的金属层下方，以达到避开直接的外界压应力。
本发明的肖特基器件结构相对于传统的沟槽型肖特基，增加肖特基区域面积，降低正向导通电压VF；并且利用沟槽结构，降低了漏电流IR；同时在测试和封装打线的金属与下方器件层中间增加介质层111，利用介质层111将肖特基器件与上电极及外界隔离，达到缓冲外界应力的作用，降低了外来压应力对肖特基结的影响，使外来压应力通过介质层111分散到整个芯片。同时，本发明的肖特基结从平面结构改为垂直结构，使外加压应力不直接作用到肖特基势垒，同时也可以增大封装工艺窗口。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种肖特基器件结构的制造方法，其特征在于，所述制造方法包括：
1)于N型外延层上形成多个第一沟槽以及位于所述多个第一沟槽外围区域的第二沟槽；
2)于所述第一沟槽及第二沟槽表面形成氧化层，并于所述第一沟槽及第二沟槽内填充多晶硅；
3)去除所述第一沟槽内的部分多晶硅及氧化层，形成第三沟槽，保留所述第二沟槽内的多晶硅及氧化层；
4)于所述第三沟槽的底部及侧壁形成肖特基金属层，并退火形成金属硅化物；
5)于所述第三沟槽内填充导电材料；
6)制作上金属电极结构。
2.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：步骤2)中，采用热氧化方法于所述第一沟槽及第二沟槽表面形成氧化层，所述氧化层的厚度为50nm～1000nm。
3.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：步骤2)中，采用化学气相沉积法于所述第一沟槽及第二沟槽内填充多晶硅，所述多晶硅的掺杂浓度为1019～1021/cm3，并采用干法刻蚀工艺将所述多晶硅回刻至所述第一沟槽及第二沟槽的顶面。
4.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：步骤3)中，采用光刻-刻蚀工艺去除所述第一沟槽内的部分多晶硅，然后采用湿法刻蚀去除所述第一沟槽侧壁裸露的氧化层，以形成所述第三沟槽。
5.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：所述第三沟槽的深度为所述第一沟槽深度的0.2～0.8倍。
6.根据权利要求5所述的肖特基器件结构的制造方法，其特征在于：所述第三沟槽的深度为所述第一沟槽深度的0.4～0.6倍。
7.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：步骤4)包括：
4-1)采用溅射工艺于所述第三沟槽的底部及侧壁形成肖特基金属层，所述肖特基金属层的材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种；
4-2)采用快速热处理方法或炉退火的方法所述肖特基金属层与所述第三沟槽的底部及侧壁形成金属硅化物，以形成肖特基结。
8.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：步骤5)中，采用溅射、蒸镀方法或其结合于所述第三沟槽内填充导电材料，所述导电材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
9.根据权利要求1所述的肖特基器件结构的制造方法，其特征在于：步骤6)包括：
6-1)采用化学气相沉积法于所述N型外延层、所述第一沟槽及所述第二沟槽上形成介质层；
6-2)采用光刻-刻蚀工艺于所述介质层中打开金属连线孔；
6-3)采用溅射、蒸镀方法或其结合于所述金属连线孔内填充电极材料，所述电极材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
10.一种肖特基器件结构，其特征在于，包括：
N型外延层，所述N型外延层中形成有多个第一沟槽以及位于所述多个第一沟槽外围区域的第二沟槽；
氧化层，形成于所述第一沟槽及第二沟槽表面；
多晶硅，填充于所述第一沟槽及第二沟槽内；
第三沟槽，去除所述第一沟槽内的部分多晶硅及氧化层而成；
金属硅化物，形成于所述第三沟槽的底部及侧壁，以形成肖特基结；
导电材料，填充于所述第三沟槽内；以及
上金属电极结构。
11.根据权利要求10所述的肖特基器件结构，其特征在于：所述氧化层的厚度为50nm～1000nm，所述多晶硅的掺杂浓度为1019～1021/cm3。
12.根据权利要求11所述的肖特基器件结构，其特征在于：所述第三沟槽的深度为所述第一沟槽深度的0.2～0.8倍。
13.根据权利要求10所述的肖特基器件结构，其特征在于：所述第三沟槽的深度为所述第一沟槽深度的0.5～0.6倍。
14.根据权利要求10所述的肖特基器件结构，其特征在于：所述金属硅化物的金属材料包括Pt、Ni、Ti、Cr、W、Mo及Co中的一种。
15.根据权利要求10所述的肖特基器件结构，其特征在于：所述导电材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
16.根据权利要求10所述的肖特基器件结构，其特征在于：所述上金属电极结构包括：
介质层，形成于所述N型外延层、所述第一沟槽及所述第二沟槽上；
金属连线孔，形成于所述介质层中；
电极材料，填充于所述金属连线孔内，所述电极材料包括Al层、AlCu层、AlSiCu层、TiN/AlSiCu/TiN/Ti/Ni/Ag叠层、TiN/AlSiCu叠层、TiN/AlCu/TiN/Ti/Ni/Ag叠层、TiN/AlCu叠层、TiN/AlSi叠层或TiN/Al叠层中的一种。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 401331 No. 25 Xiyong Avenue, Shapingba District, Chongqing Applicant after: CHINA RESOURCES MICROELECTRONICS (CHONGQING) Co.,Ltd. Address before: 401331 No. 25 Xiyong Avenue, Xiyong Town, Shapingba District, Chongqing Applicant before: SKYSILICON Co.,Ltd. |
|
| GR01 | Patent grant | ||
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