CN103456627A

CN103456627A - 一种复合型沟槽栅肖特基器件结构及其制造方法

Info

Publication number: CN103456627A
Application number: CN2013103811899A
Authority: CN
Inventors: 郑晨炎; 马清杰; 陈采; 龚大卫
Original assignee: China Aviation Chongqing Microelectronics Co Ltd
Current assignee: China Resources Microelectronics Chongqing Ltd
Priority date: 2013-08-28
Filing date: 2013-08-28
Publication date: 2013-12-18
Anticipated expiration: 2033-08-28
Also published as: CN103456627B

Abstract

本发明提供一种复合型沟槽栅肖特基器件结构及其制造方法，包括：N型重掺杂的基片；N型轻掺杂的硅外延层，结合于所述N型重掺杂基片表面；至少两个沟槽，形成于所述硅外延层中；二氧化硅层，沉积于所述沟槽底部；第一金属硅化物层，形成于所述沟槽上部的侧壁；导电材料层，填充于所述沟槽上部；第二金属硅化物层，形成于所述硅外延层表面；以及正面电极层，形成于所述金属硅化物表面。本发明在沟槽底部采用厚栅氧化层MOS结构，沟槽侧壁采用高势垒肖特基结,这种复合型的沟槽栅能有效提高击穿电压、降低器件开关电容；采用复合型沟槽栅结构后，沟槽侧壁也成为肖特基结，在大电流下能进一步降低正向导通压降，并提高器件对浪涌冲击的耐受力。

Description

一种复合型沟槽栅肖特基器件结构及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种复合型沟槽栅肖特基器件结构及其制造方法。

背景技术

随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

肖特基二极管是贵金属（金、银、铝、铂等）为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的贵金属中扩散。显然，贵金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到贵金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体→贵金属。但在该电场作用之下，贵金属中的电子也会产生从贵金属→N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短（可以小到几纳秒），正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信电源、变频器等中比较常见。

功率肖特基器件是一种用于大电流整流的半导体两端器件,目前常用的功率肖特基器件由金属硅化物和低掺杂N型硅之间的肖特基结来制作,金属硅化物可以是铂硅化合物、钛硅化合物、镍硅化合物和铬硅化合物等。近年来，由于沟槽技术的发展，各种沟槽型结构被用于制作单元肖特基结构的漏电保护环，如常采用的沟槽型MOS结构等。沟槽型MOS结构的采用缩小了传统PN结保护环的面积，当器件所用芯片面积相同时，可以降低器件的正向导通压降。

对于常用的MOS结构采用单栅结构，从器件击穿电压和开关电容考虑，希望使用厚氧化层；但从工艺和成本考虑，使用厚氧化层要增加沟槽宽度，降低肖特基器件正向导通时的有效面积，从而增加正向导通电压和损耗，这一矛盾制约器件性价比优化。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种复合型沟槽栅肖特基器件结构及其制造方法，以提供一种能有效提高击穿电压、降低器件开关电容、在大电流下能进一步降低正向导通压降，并提高器件对浪涌冲击的耐受力的肖特基器件结构。

为实现上述目的及其他相关目的，本发明提供一种复合型沟槽栅肖特基器件结构的制造方法，至少包括以下步骤：

1）提供一N型重掺杂的基片，于所述基片表面形成N型轻掺杂的硅外延层；

2）于所述硅外延层中形成至少两个沟槽，于所述沟槽表面形成热氧化层，并于所述沟槽内沉积二氧化硅层；

3）去除沟槽上部的二氧化硅层，露出沟槽上部的侧壁；

4）于沟槽上部的侧壁及所述二氧化硅层的表面沉积第一肖特基金属层，并采用热处理方法于所述沟槽上部的侧壁形成第一金属硅化物层，以在所述沟槽上部侧壁与所述硅外延层之间形成肖特基结；

5）于沟槽上部内填充导电材料层，以在沟槽中形成MOS及肖特基复合型栅的肖特基单元漏电保护环结构；

6）于所述硅外延层表面形成第二肖特基金属层，并采用热处理方法形成第二金属硅化物；

7）于所述第二金属硅化物表面制作正面电极层。

作为本发明的复合型沟槽栅肖特基器件结构的制造方法的一种优选方案，所述正面电极层为TiN/AlSiCu叠层、TiN/AlSi叠层及TiN/Al叠层中的一种。

作为本发明的复合型沟槽栅肖特基器件结构的制造方法的一种优选方案，步骤2）所述沟槽的宽度为0.18～0.8μm，深度为2.5～5.0μm。

作为本发明的复合型沟槽栅肖特基器件结构的制造方法的一种优选方案，步骤3）中，沟槽底部保留的二氧化硅层的厚度为100～1000nm。

作为本发明的复合型沟槽栅肖特基器件结构的制造方法的一种优选方案，所述的导电材料层为掺杂浓度为10¹⁹～10²¹/cm³的N型重掺杂的多晶硅层或易于填充在沟槽中的金属材料。

作为本发明的复合型沟槽栅肖特基器件结构的制造方法的一种优选方案，所述第一肖特基金属层及第二肖特基金属层的材料为Pt、Ni、Ti、Cr、W、Mo或Co，所述第一肖特基金属层及第二肖特基金属层的厚度为10～1000nm。

作为本发明的复合型沟槽栅肖特基器件结构的制造方法的一种优选方案，还包括以下步骤：

8）采用光刻工艺对正面电极层进行蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻工艺对保护层介质进行性蚀刻，形成正面引线窗口图形；

9）对所述N型重掺杂的基片的背面进行减薄，然后在所述N型重掺杂的基片背面形成Ti/Ni/Ag叠层，加热合金化后形成背面电极。

本发明还提供一种复合型沟槽栅肖特基器件结构，至少包括：

N型重掺杂的基片；

N型轻掺杂的硅外延层，结合于所述N型重掺杂基片表面；

至少两个沟槽，形成于所述硅外延层中；

二氧化硅层，沉积于所述沟槽底部；

第一金属硅化物层，形成于所述沟槽上部的侧壁；

导电材料层，填充于所述沟槽上部；

第二金属硅化物层，形成于所述硅外延层表面；以及

正面电极层，形成于所述金属硅化物表面。

作为本发明的复合型沟槽栅肖特基器件结构的一种优选方案，所述正面电极层为TiN/AlSiCu叠层、TiN/AlSi叠层及TiN/Al叠层中的一种。

作为本发明的复合型沟槽栅肖特基器件结构的一种优选方案，所述沟槽的宽度为0.18～0.8μm，深度为2.5～5.0μm。

作为本发明的复合型沟槽栅肖特基器件结构的一种优选方案，所述二氧化硅层的厚度为100～1000nm。

作为本发明的复合型沟槽栅肖特基器件结构的一种优选方案，所述的导电材料层为掺杂浓度为10¹⁹～10²¹/cm³的N型重掺杂的多晶硅层或易于填充在沟槽中的金属材料。

如上所述，本发明提供一种复合型沟槽栅肖特基器件结构及其制造方法，所述复合型沟槽栅肖特基器件结构至少包括：N型重掺杂的基片；N型轻掺杂的硅外延层，结合于所述N型重掺杂基片表面；至少两个沟槽，形成于所述硅外延层中；二氧化硅层，沉积于所述沟槽底部；第一金属硅化物层，形成于所述沟槽上部的侧壁；导电材料层，填充于所述沟槽上部；第二金属硅化物层，形成于所述硅外延层表面；以及正面电极层，形成于所述金属硅化物表面。本发明在沟槽底部采用厚栅氧化层MOS结构，沟槽侧壁采用高势垒肖特基结,这种复合型的沟槽栅能有效提高击穿电压、降低器件开关电容；采用复合型沟槽栅结构后，沟槽侧壁也成为肖特基结，在大电流下能进一步降低正向导通压降，并提高器件对浪涌冲击的耐受力。

附图说明

图1显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤流程示意图。

图2～图3显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤1）所呈现的结构示意图。

图4～图6显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤2）所呈现的结构示意图。

图7显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤3）所呈现的结构示意图。

图8～图9显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤4）所呈现的结构示意图。

图10显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤5）所呈现的结构示意图。

图11～图12显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤6）所呈现的结构示意图。

图13显示为本发明的复合型沟槽栅肖特基器件结构的制造方法步骤7）所呈现的结构示意图。

元件标号说明

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图13所示，本实施例提供一种复合型沟槽栅肖特基器件结构的制造方法，至少包括以下步骤：

如图1～图3所示，首先进行步骤1）S11，提供一N型重掺杂的基片101，于所述基片101表面形成N型轻掺杂的硅外延层102。

作为示例，所述N型重掺杂的基片101的材料为硅，其电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为2微米至30微米之间，离子掺杂浓度为10¹⁴～10¹⁷/cm³之间。

如图1及图4～图6所示，然后进行步骤2）S12，于所述硅外延层102中形成至少两个沟槽103，于所述沟槽103表面形成热氧化层104，并于所述沟槽103内沉积二氧化硅层105。

作为示例，采用光刻工艺于所述硅外延层102中形成多个沟槽103，所述沟槽103的宽度为0.18～0.8μm，深度为2.5～5.0μm。所述沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。所述沟槽103的截面形状可以为矩形、梯形、或底部呈圆弧状的多边形等。

作为示例，采用热氧化方法于所述沟槽103及所述硅外延层102表面形成热氧化层104，所述热氧化层104厚度为5纳米至250纳米之间。然后采用化学气相沉积法于所述沟槽103内及硅外延层102表面的热氧化层104表面沉积二氧化硅层105，直至填充满所述沟槽103为止，并进行热处理，获得致密的二氧化硅层105，最后，采用回刻或CMP抛光工艺去除所述硅外延层102表面的二氧化硅层105及热氧化层104。

如图1及图7所示，接着进行步骤3）S13，去除沟槽103上部的二氧化硅层105，露出沟槽103上部的侧壁。

作为示例，采用各向同性刻蚀方法去除沟槽103上部的二氧化硅层105，露出沟槽103上部的侧壁，其中，沟槽103底部保留的二氧化硅层105的厚度为100～1000nm，在本实施例中，沟槽103底部保留的二氧化硅层105的厚度为500nm。

如图1及图8～图9所示，然后进行步骤4）S14，于沟槽103上部的侧壁及所述二氧化硅层105的表面沉积第一肖特基金属层106，并采用热处理方法于所述沟槽103上部的侧壁形成第一金属硅化物层107，以在所述沟槽103上部侧壁与所述硅外延层102之间形成肖特基结。

具体地，采用溅射法于所述沟槽103上部侧壁及所述硅外延层102表面形成第一肖特基金属层106，然后采用光刻或各向异性刻蚀法去除所述硅外延层102表面的第一肖特基金属层106，保留所述购彩上部侧壁的第一肖特基金属层106，其中，所述第一肖特基金属层106的材料为Pt、Ni、Ti、Cr、W、Mo或Co，厚度为10～1000nm，在本实施例中，所述第一肖特基金属层106的材料为W，厚度为30nm。

作为示例，采用快速热处理或炉退火的方式使所述沟槽103上部侧壁的第一肖特基金属层106与所述硅外延层102反应形成第一金属硅化物层107，以在所述沟槽103上部侧壁与所述硅外延层102之间形成肖特基结。

如图1及图10所示，接着进行步骤5）S15，于沟槽103上部内填充导电材料层108，以在沟槽103中形成MOS及肖特基复合型栅的肖特基单元漏电保护环结构。

作为示例，所述的导电材料层108为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为10¹⁹～10²¹/cm³。当然，在其它的实施例中，所述导电材料层108可以为金属材料，如钨等。

具体地，所述导电材料层108、二氧化硅层105、及硅外延层102形成MOS结构；所述第一金属硅化物与所述硅外延层102形成肖特基结构，以上两种结构共同组成肖特基单元漏电保护环结构。

如图1及图11～图12所示，接着进行步骤6）S16，于所述硅外延层102表面形成第二肖特基金属层109，并采用热处理方法形成第二金属硅化物110。

作为示例，采用溅射法于所述硅外延层102表面形成第二肖特基金属层109，并采用快速热处理方法或炉退火的方法使其与所述硅外延层102反应形成第二金属硅化物110。

作为示例，述第二肖特基金属层109的材料为Pt、Ni、Ti、Cr、W、Mo或Co，厚度为10～1000nm，在本实施例中，所述第二肖特基金属层109的材料为Ti，厚度为30nm

如图1及图13所示，然后进行步骤7）S17，于所述第二金属硅化物110表面制作正面电极层111。

作为示例，所述正面电极层111为TiN/AlSiCu叠层、TiN/AlSi叠层及TiN/Al叠层中的一种。

如图1所示，接着进行步骤8）S18，采用光刻工艺对正面电极层111进行蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻工艺对保护层介质进行性蚀刻，形成正面引线窗口图形，该步骤未予结构图示。

如图1所示，最后进行步骤9）S19，对所述N型重掺杂的基片101的背面进行减薄，然后在所述N型重掺杂的基片101背面形成Ti/Ni/Ag叠层，加热合金化后形成背面电极，该步骤未予结构图示。

如图13所示，本实施例还提供一种复合型沟槽栅肖特基器件结构，至少包括：

N型重掺杂的基片101；

N型轻掺杂的硅外延层102，结合于所述N型重掺杂基片101表面；

至少两个沟槽103，形成于所述硅外延层102中；

二氧化硅层105，沉积于所述沟槽103底部；

第一金属硅化物层107，形成于所述沟槽103上部的侧壁；

导电材料层108，填充于所述沟槽103上部；

第二金属硅化物110层，形成于所述硅外延层102表面；以及

正面电极层111，形成于所述金属硅化物表面。

作为示例，所述N型重掺杂的基片101的材料为硅，其电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为2微米至30微米之间，离子掺杂浓度为10¹⁴～10¹⁷/cm³之间。在本实施例中，所述N型轻掺杂的硅外延层102的厚度为15微米，离子掺杂浓度为10¹⁵/cm³。

所述沟槽103的宽度为0.18～0.8μm，深度为2.5～5.0μm。所述沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。所述沟槽103的截面形状可以为矩形、梯形、或底部呈圆弧状的多边形等。

作为示例，所述二氧化硅层105的厚度为100～1000nm，在本实施例中，沟槽103底部保留的二氧化硅层105的厚度为500nm。

作为示例，所述的导电材料层108为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为10¹⁹～10²¹/cm³，在本实施例中，所述多晶硅层的掺杂浓度为10²⁰/cm³。当然，在其它的实施例中，所述导电材料层108可以为金属材料，如钨等。

需要说明的是，所述导电材料层108、二氧化硅层105、及硅外延层102形成MOS结构；所述第一金属硅化物与所述硅外延层102形成肖特基结构，以上两种结构共同组成肖特基单元漏电保护环结构。

作为示例，所述正面电极层111为TiN/AlSiCu叠层、TiN/AlSi叠层及TiN/Al叠层中的一种。在本实施例中，所述正面电极层111为TiN/AlSiCu叠层。

作为示例所述复合型沟槽栅肖特基器件结构还包括结合于所述N型重掺杂的基片101背面的背面电极，所述背面电极为Ti/Ni/Ag合金。

另外，可以在器件外围区域沉积二氧化硅隔离层，器件正面的正面电极结构从肖特基器件区域延伸并部分覆盖该二氧化硅隔离层区域，形成高压保护环，进一步提高击穿电压。

综上所述，本发明提供一种复合型沟槽栅肖特基器件结构及其制造方法，所述复合型沟槽栅肖特基器件结构至少包括：N型重掺杂的基片101；N型轻掺杂的硅外延层102，结合于所述N型重掺杂基片101表面；至少两个沟槽103，形成于所述硅外延层102中；二氧化硅层105，沉积于所述沟槽103底部；第一金属硅化物层107，形成于所述沟槽103上部的侧壁；导电材料层108，填充于所述沟槽103上部；第二金属硅化物110层，形成于所述硅外延层102表面；以及正面电极层111，形成于所述金属硅化物表面。本发明在沟槽底部采用厚栅氧化层MOS结构，沟槽侧壁采用高势垒肖特基结,这种复合型的沟槽栅能有效提高击穿电压、降低器件开关电容；采用复合型沟槽栅结构后，沟槽侧壁也成为肖特基结，在大电流下能进一步降低正向导通压降，并提高器件对浪涌冲击的耐受力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种复合型沟槽栅肖特基器件结构的制造方法，其特征在于，至少包括以下步骤：

3）去除沟槽上部的二氧化硅层，露出沟槽上部的侧壁；

7）于所述第二金属硅化物表面制作正面电极层。

2.根据权利要求1所述的复合型沟槽栅肖特基器件结构的制造方法，其特征在于：所述正面

电极层为TiN/AlSiCu叠层、TiN/AlSi叠层及TiN/Al叠层中的一种。

3.根据权利要求1所述的复合型沟槽栅肖特基器件结构的制造方法，其特征在于：步骤2）所述沟槽的宽度为0.18～0.8μm，深度为2.5～5.0μm。

4.根据权利要求1所述的复合型沟槽栅肖特基器件结构的制造方法，其特征在于：步骤3）中，沟槽底部保留的二氧化硅层的厚度为100～1000nm。

5.根据权利要求1所述的复合型沟槽栅肖特基器件结构的制造方法，其特征在于：所述的导电材料层为掺杂浓度为10¹⁹～10²¹/cm³的N型重掺杂的多晶硅层或易于填充在沟槽中的金属材料。

6.根据权利要求1所述的复合型沟槽栅肖特基器件结构的制造方法，其特征在于：所述第一肖特基金属层及第二肖特基金属层的材料为Pt、Ni、Ti、Cr、W、Mo或Co，所述第一肖特基金属层及第二肖特基金属层的厚度为10～1000nm。

7.根据权利要求1所述的复合型沟槽栅肖特基器件结构的制造方法，其特征在于：还包括以下步骤：

8.一种复合型沟槽栅肖特基器件结构，其特征在于，至少包括：

N型重掺杂的基片；

N型轻掺杂的硅外延层，结合于所述N型重掺杂基片表面；

至少两个沟槽，形成于所述硅外延层中；

二氧化硅层，沉积于所述沟槽底部；

第一金属硅化物层，形成于所述沟槽上部的侧壁；

导电材料层，填充于所述沟槽上部；

第二金属硅化物层，形成于所述硅外延层表面；以及

正面电极层，形成于所述金属硅化物表面。

9.根据权利要求8所述的复合型沟槽栅肖特基器件结构，其特征在于：所述正面电极层为TiN/AlSiCu叠层、TiN/AlSi叠层及TiN/Al叠层中的一种。

10.根据权利要求8所述的复合型沟槽栅肖特基器件结构，其特征在于：所述沟槽的宽度为0.18～0.8μm，深度为2.5～5.0μm。

11.根据权利要求8所述的复合型沟槽栅肖特基器件结构，其特征在于：所述二氧化硅层的厚度为100～1000nm。

12.根据权利要求8所述的复合型沟槽栅肖特基器件结构，其特征在于：所述的导电材料层为掺杂浓度为10¹⁹～10²¹/cm³的N型重掺杂的多晶硅层或易于填充在沟槽中的金属材料。