TWI414019B - 一種閘氧化層的製造方法 - Google Patents
一種閘氧化層的製造方法 Download PDFInfo
- Publication number
- TWI414019B TWI414019B TW97134920A TW97134920A TWI414019B TW I414019 B TWI414019 B TW I414019B TW 97134920 A TW97134920 A TW 97134920A TW 97134920 A TW97134920 A TW 97134920A TW I414019 B TWI414019 B TW I414019B
- Authority
- TW
- Taiwan
- Prior art keywords
- oxide layer
- layer
- gate oxide
- etching
- nitride layer
- Prior art date
Links
Description
本發明涉及一種半導體製造方法,特別涉及一種閘氧化層的製造方法。
為了提高溝槽型功率電晶體的開關切換速度,使其具有更高的工作頻率以及減少開關動作所造成的切換損失(Switching Loss),現在的製造技術中,通常要求在不影響電晶體其他電性參數下,儘量降低閘極充放電容的電荷量(Qg)。現有技術中的溝槽型功率電晶體製造工藝,一般是使用氧化層作為硬遮罩層,通過光刻定義出溝槽的區域,然後採用乾蝕刻的方法形成溝槽,再經由爐管氧化生長形成閘極氧化層,這樣形成的氧化層溝槽底部和側壁厚度基本是一致的。如附圖1所示,在由N+襯底11、N-外延層12、源極離子區13、14、閘極氧化層15和摻雜PH3的多晶矽16構成的半導體器件結構中,溝槽底部和側壁的閘極氧化層厚度一致。但是對於溝槽型功率電晶體製造工藝來說,希望在不增加做為閘極氧化層的溝槽側壁氧化層的厚度的情況下,增加溝槽底部氧化層的厚度,來實現減少閘極充放電容的目的。
鑒於上述,現在提出一種可以在不增加溝槽側壁氧化層厚度的情況下,通過使溝槽底部氧化層厚度增加而減少閘極充放電容的目的。
本發明提出了一種閘氧化層的製造方法,包括以下步驟:步驟1、在基底表面的墊層氧化層上沉積第一氮化物層;
步驟2、以該第一氮化物層作為硬遮罩層蝕刻該氮化物層和基底形成具有預定厚度的深溝槽;步驟3、再沉積第二氮化物層;步驟4、蝕刻去除深溝槽底部的第二氮化物層,而後在深溝槽底部形成底部氧化物層;步驟5、蝕刻去除墊層氧化層上的氮化物層和溝槽內的氮化物層;步驟6、在步驟5形成的結構上表面形成閘極氧化物層。
較佳地,上述第一氮化物層的厚度大於上述墊層氧化層。
較佳地,上述第二氮化物層的厚度小於上述第一氮化物層。
較佳地,步驟4中的氧化物層的厚度大於閘氧化層。
較佳地,上述基底包括N+襯底,N-外延層,以及P-離子構成的阱區和N+離子構成的源極。
較佳地,上述步驟2中包括首先利用光蝕刻或蝕刻方法定義深溝槽區域,蝕刻出深溝槽區域的範圍,而後利用乾式蝕刻方法蝕刻形成深溝槽。
較佳地,步驟4中利用乾式蝕刻方法去除深溝槽底部的第二氮化物層。
較佳地,步驟5中利用濕式蝕刻方法去除氮化物層。
較佳地,上述步驟6中包括:步驟60,蝕刻去除墊層氧化層;步驟61,形成一層氧化層,該氧化層為犧牲氧化層;步驟62,蝕刻去除犧牲氧化層;步驟63,形成閘氧化層。
較佳地,上述犧牲氧化層和閘氧化層都通過在爐管內氧化生長形成。
採用本發明的方法製造閘氧化層可以使電晶體的溝槽底部的氧化層厚度增加,減少閘極充放電容,而不影響電晶體的其他電性參數。
下面結合附圖,對本發明的具體實施方式作進一步的詳細說明。對於所屬技術領域的技術人員而言,從對本發明的詳細說明中,本發明的上述和其他目的、特徵和優點將顯而易見。
下面結合附圖和具體實施例對本發明所述的閘氧化層的製造方法作進一步的詳細說明。
利用本發明的方法製造而成的器件結構可以如圖1B所示,其中包括由N+襯底21、N-外延層22、源極離子區33、34、閘極氧化層26和摻雜PH3的多晶矽36,也可以是其他類似或不同的結構,只要底部氧化層厚於側壁氧化層即可。
本發明一較佳實施例的一種閘氧化層的製造方法如圖2-11所示,包括以下步驟:
步驟1、在由襯底21、外延層22、墊層氧化層23構成的基底表面沉積第一氮化物層24,形成如圖2所示的結構,第一氮化物層24可以是氮化矽層,也可以是其他合適的氮化物構成,其中第一氮化物層24的厚度大於墊層氧化層23的厚度,襯底21可以是N+或N-襯底,也可以是其他合適的襯底,外延層22可以是N-或N+外延層,也可以是其他合適的外延層,墊層氧化層23下方還可以具有注入的源極離子,例如N+離子以構成源極,
從而最終形成相關結構器件。
步驟2、以第一氮化物層24作為硬遮罩層,光蝕刻/蝕刻基底上的墊層氧化層23,定義出溝槽區域的範圍,形成如圖3所示的結構,而後採用乾式蝕刻方法,對外延層22進行蝕刻,形成具有預定厚度的深溝槽,形成如圖4所示的結構,該深溝槽的厚度可以根據需要決定,當然也可以採用其他類型的蝕刻方法完成。
步驟3、再沉積一層第二氮化物層,例如是氮化矽層,第二氮化物層的厚度小於第一氮化物層24,形成如圖5所示的結構,在本實施例中,該第一氮化物層與第二氮化物層的材料相同,例如都是氮化矽,所以圖中將其表示為一個整體,用25表示,此時溝槽的側壁和底部也沉積有一層氮化物層,並且溝槽側壁與底部的氮化物層厚度相等,而墊層氧化層23上的氮化物層的厚度為該第一氮化物層與第二氮化物層之和,厚度較厚。
步驟4、蝕刻去除深溝槽內的第二氮化物層,形成如圖6所示的結構,該步驟中一般採用乾式蝕刻方法去除器件表面部分第二氮化物層和深溝槽內的第二氮化物層,由於乾式蝕刻方法的非等向性,所以深溝槽側壁仍存在氮化矽層,只有溝槽底部暴露出外延層材料。
步驟5、而後將該器件送入爐管,加熱爐管達到氧化溫度,通過氧氣的作用在器件的深溝槽底部形成底部氧化物層26,形成如圖7所示的結構,底部氧化物層26例如是氧化矽層,具體的厚度根據需要由通入氧氣和加熱的時間決定,總的來說,該氧化物層的厚度大於要生成的閘極氧化物層。
步驟6、利用濕式蝕刻方法蝕刻去除墊層氧化層上的氮化物層和深溝槽
側壁的氮化物層,此次蝕刻儘量去除所有的氮化物,形成如圖8所示的結構。
步驟7、利用濕蝕刻的方法將圖8所示結構的墊氧化層除去,而後在形成的結構上表面形成一層氧化層,形成方法可以通上面所述的底部氧化物層的形成方法相同,通過在爐管內氧化生長形成,該氧化層形成犧牲氧化層27,如圖9所示,而後蝕刻去除犧牲氧化層27和殘留的多晶矽,底部氧化層也被蝕刻去除一部分,僅留部分底部氧化層,如圖10所示,而後再經由爐管氧化生長閘極氧化層,形成如圖11所示的結構,由於深溝槽底部的氧化層原本便存在,該結構中深溝槽底部的氧化層比深溝槽側壁的氧化層厚許多,這樣就可以不增加做為閘氧化層的深溝槽側壁氧化層厚度的情況下,增加深溝槽底部氧化層的厚度。從而達到在不影響電晶體其他電性參數下,儘量降低閘極充放電容的電荷量的目的。
以上所述僅為本發明的較佳實施例,並非用來限定本發明的實施範圍;如果不脫離本發明的精神和範圍,對本發明進行修改或者等同替換的,均應涵蓋在本發明的權利要求的保護範圍當中。
11‧‧‧襯底
12‧‧‧外延層
13‧‧‧源極離子區
14‧‧‧源極離子區
15‧‧‧閘極氧化層
16‧‧‧多晶矽
21‧‧‧襯底
22‧‧‧外延層
23‧‧‧墊層氧化層
24‧‧‧第一氮化物層
25‧‧‧第二氮化物層
26‧‧‧閘極氧化層、底部氧化物層
27‧‧‧犧牲氧化層
28‧‧‧閘極氧化層
33‧‧‧源極離子區
34‧‧‧源極離子區
36‧‧‧多晶矽
圖1A為採用現有工藝的電晶體器件剖面示意圖;圖1B為採用本發明的製造方法形成的電晶體器件剖面示意圖;圖2-圖11為本發明一較佳實施例的閘氧化層的製造方法所形成的各階段的器件的示意圖。
21‧‧‧襯底
22‧‧‧外延層
26‧‧‧底部氧化物層
28‧‧‧閘極氧化層
Claims (9)
- 一種閘氧化層的製造方法,其特徵在於包括以下步驟:步驟1、在基底表面的墊層氧化層上沉積第一氮化物層;步驟2、以該第一氮化物層作為硬遮罩層蝕刻該氮化物層和基底形成具有預定厚度的深溝槽;步驟3、再沉積第二氮化物層;步驟4、蝕刻去除深溝槽底部的第二氮化物層,而後在深溝槽底部形成底部氧化層;步驟5、蝕刻去除墊層氧化層上的氮化物層和溝槽內的氮化物層;步驟6、在步驟5形成的結構上表面形成閘氧化物層,其中,步驟4中的底部氧化層的厚度大於步驟6中形成的閘氧化層的 厚度。
- 如權利要求1之閘氧化層製造方法,其特徵在於該第一氮化物層 的厚度大於該墊層氧化層。
- 如權利要求1或2之閘氧化層製造方法,其特徵在於該第二氮化物層的厚度小於該第一氮化物層。
- 如權利要求1之閘氧化層製造方法,其特徵在於該基底包括N+襯底,N-外延層,以及P-離子構成的阱區和N+離子構成的源極。
- 如權利要求1之閘氧化層製造方法,其特徵在於該步驟2中包括首先利用光蝕刻或蝕刻方法定義深溝槽區域,蝕刻出深溝槽區域的範圍,而後利用乾式蝕刻方法蝕刻形成深溝槽。
- 如權利要求1之閘氧化層製造方法,其特徵在於步驟4中利用乾式蝕刻方法去除深溝槽底部的第二氮化物層。
- 如權利要求1之閘氧化層製造方法,其特徵在於步驟5中利用濕式蝕刻方法去除氮化物層。
- 如權利要求1之閘氧化層製造方法,其特徵在於上述步驟6中包括:步驟60,蝕刻去除墊層氧化層;步驟61,形成一層氧化層,該氧化層為犧牲氧化層;步驟62,蝕刻去除犧牲氧化層;步驟63,形成閘氧化層。
- 如權利要求8之閘氧化層的製造方法,其特徵在於上述犧牲氧化層和閘氧化層都通過在爐管內氧化生長形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW97134920A TWI414019B (zh) | 2008-09-11 | 2008-09-11 | 一種閘氧化層的製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW97134920A TWI414019B (zh) | 2008-09-11 | 2008-09-11 | 一種閘氧化層的製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201011831A TW201011831A (en) | 2010-03-16 |
TWI414019B true TWI414019B (zh) | 2013-11-01 |
Family
ID=44828759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW97134920A TWI414019B (zh) | 2008-09-11 | 2008-09-11 | 一種閘氧化層的製造方法 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI414019B (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW304293B (en) * | 1996-11-18 | 1997-05-01 | United Microelectronics Corp | Manufacturing method for shallow trench isolation |
TW457629B (en) * | 1999-05-25 | 2001-10-01 | Richard K Williams | Trench semiconductor device having gate oxide layer with multiple thicknesses and processes for fabricating the same |
TW200428572A (en) * | 2003-06-10 | 2004-12-16 | Mosel Vitelic Inc | Method for forming rounding corner in the trench |
TW200527701A (en) * | 2003-12-30 | 2005-08-16 | Fairchild Semiconductor | Power semiconductor devices and methods of manufacture |
TWI265589B (en) * | 2001-02-06 | 2006-11-01 | Macronix Int Co Ltd | Method to form a shallow trench insulation |
TW200834745A (en) * | 2007-02-02 | 2008-08-16 | Mosel Vitelic Inc | Trench metal-oxide-semiconductor field-effect transistor and fabrication method thereof |
-
2008
- 2008-09-11 TW TW97134920A patent/TWI414019B/zh active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW304293B (en) * | 1996-11-18 | 1997-05-01 | United Microelectronics Corp | Manufacturing method for shallow trench isolation |
TW457629B (en) * | 1999-05-25 | 2001-10-01 | Richard K Williams | Trench semiconductor device having gate oxide layer with multiple thicknesses and processes for fabricating the same |
TWI265589B (en) * | 2001-02-06 | 2006-11-01 | Macronix Int Co Ltd | Method to form a shallow trench insulation |
TW200428572A (en) * | 2003-06-10 | 2004-12-16 | Mosel Vitelic Inc | Method for forming rounding corner in the trench |
TW200527701A (en) * | 2003-12-30 | 2005-08-16 | Fairchild Semiconductor | Power semiconductor devices and methods of manufacture |
TW200834745A (en) * | 2007-02-02 | 2008-08-16 | Mosel Vitelic Inc | Trench metal-oxide-semiconductor field-effect transistor and fabrication method thereof |
Also Published As
Publication number | Publication date |
---|---|
TW201011831A (en) | 2010-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6444528B1 (en) | Selective oxide deposition in the bottom of a trench | |
US8178409B2 (en) | Semiconductor device with alternately arranged P-type and N-type thin semiconductor layers and method for manufacturing the same | |
KR19990084786A (ko) | 트렌치 소자분리 방법 | |
JP2004507882A (ja) | ゲート酸化層の完全性を向上させた半導体トレンチデバイス | |
CN104485286A (zh) | 包含中压sgt结构的mosfet及其制作方法 | |
US11127840B2 (en) | Method for manufacturing isolation structure for LDMOS | |
US7723189B2 (en) | Method for manufacturing semiconductor device having recess gate | |
US8039355B2 (en) | Method for fabricating PIP capacitor | |
KR20070000758A (ko) | 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 | |
JP2004518284A (ja) | 半導体タイリング構造体及びその製造方法 | |
CN101620996B (zh) | 一种栅氧化层的制造方法 | |
KR20050085609A (ko) | 트렌치 게이트 반도체 장치 제조 방법 및 트렌치mosfet | |
CN115863439A (zh) | Ldmos器件及其制作方法 | |
TWI414019B (zh) | 一種閘氧化層的製造方法 | |
CN104637881A (zh) | 浅沟槽隔离结构的形成方法 | |
US20020187616A1 (en) | Method of eliminating leakage current in shallow trench isolation | |
TW202220059A (zh) | 增加溝槽式閘極功率金氧半場效電晶體之溝槽轉角氧化層厚度的製造方法 | |
KR100895810B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
TW201214533A (en) | Semiconductor device and the manufacturing method of the same | |
KR100948307B1 (ko) | 반도체 소자의 제조 방법 | |
KR100871978B1 (ko) | Mosfet 및 그 제조방법 | |
EP2215653A1 (en) | Method to reduce trench capacitor leakage for random access memory device | |
KR100357199B1 (ko) | 반도체 소자의 제조방법 | |
JPH10289912A (ja) | バイポーラ半導体装置の製造方法 | |
KR100668837B1 (ko) | 반도체 소자의 소자분리막 형성방법 |