JPH10289912A - バイポーラ半導体装置の製造方法 - Google Patents
バイポーラ半導体装置の製造方法Info
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- JPH10289912A JPH10289912A JP9327733A JP32773397A JPH10289912A JP H10289912 A JPH10289912 A JP H10289912A JP 9327733 A JP9327733 A JP 9327733A JP 32773397 A JP32773397 A JP 32773397A JP H10289912 A JPH10289912 A JP H10289912A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 230000003213 activating effect Effects 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
Abstract
(57)【要約】 （修正有）
【課題】 フローティングポリベースの下段の絶縁膜が
厚く形成されても、素子の高速特性を向上させうるバイ
ポーラ半導体装置の製造方法を提供する。 【解決手段】 バイポーラ半導体装置の製造方法は、埋
込層４３の形成された半導体基板４１にエピ層を成長さ
せる部分以外の箇所に選択酸化により酸化膜４９を形成
することを特徴とする。その後ベース領域にフローティ
ングベース５１ａを形成させてその上に第３絶縁層５３
を形成させ、エピ層を成長させるベース、コレクタ領域
双方の絶縁層並びにベース領域ではフローティングベー
ス５１ａをも除去し、そこに側壁を形成させた後に第１
エピ層５７を成長させる。そのエピ層を酸化膜と面一と
なるように除去して第２エピ層５９を成長させる。
厚く形成されても、素子の高速特性を向上させうるバイ
ポーラ半導体装置の製造方法を提供する。 【解決手段】 バイポーラ半導体装置の製造方法は、埋
込層４３の形成された半導体基板４１にエピ層を成長さ
せる部分以外の箇所に選択酸化により酸化膜４９を形成
することを特徴とする。その後ベース領域にフローティ
ングベース５１ａを形成させてその上に第３絶縁層５３
を形成させ、エピ層を成長させるベース、コレクタ領域
双方の絶縁層並びにベース領域ではフローティングベー
ス５１ａをも除去し、そこに側壁を形成させた後に第１
エピ層５７を成長させる。そのエピ層を酸化膜と面一と
なるように除去して第２エピ層５９を成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に高速、低電圧の特性を改善することができるバ
イポーラ半導体装置の製造方法に関するものである。
り、特に高速、低電圧の特性を改善することができるバ
イポーラ半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】一般に、高周波用半導体回路においては
素子の高速特性が最も大切である。このような高速特性
を満足させるために素子を小さくする研究がなされてき
た。しかし、素子のサイズを減少させるには限界がある
ので、高速特性を達成するために選択的エピ層成長とフ
ローティングポリ(floating poly )ベース方式とを用い
ていた。このようなフローティングポリベース方式を用
いてベースとコレクタ間の接合キャパシタンスをできる
だけ抑制し、フローティングベースの下段に厚い絶縁膜
を形成して寄生キャパシタンスを減少させていた。
素子の高速特性が最も大切である。このような高速特性
を満足させるために素子を小さくする研究がなされてき
た。しかし、素子のサイズを減少させるには限界がある
ので、高速特性を達成するために選択的エピ層成長とフ
ローティングポリ(floating poly )ベース方式とを用い
ていた。このようなフローティングポリベース方式を用
いてベースとコレクタ間の接合キャパシタンスをできる
だけ抑制し、フローティングベースの下段に厚い絶縁膜
を形成して寄生キャパシタンスを減少させていた。
【０００３】以下、従来の技術のバイポーラ半導体装置
の製造方法を添付図１〜５に基づき説明する。図１ａに
示すように、ｐ導電型の半導体基板１１にＮ+ 導電型の
埋込層１３を形成し、その埋込層１３を含む半導体基板
１１の全面に第１酸化膜１５を形成する。その第１酸化
膜１５上にフローティングポリベースを形成するための
第１ポリシリコン層１７を形成する。
の製造方法を添付図１〜５に基づき説明する。図１ａに
示すように、ｐ導電型の半導体基板１１にＮ+ 導電型の
埋込層１３を形成し、その埋込層１３を含む半導体基板
１１の全面に第１酸化膜１５を形成する。その第１酸化
膜１５上にフローティングポリベースを形成するための
第１ポリシリコン層１７を形成する。
【０００４】次いで、第１ポリシリコン層１７上にフォ
トレジスト１９を塗布した後、露光及び現像工程で選択
的に除去して、図１ｂに示すように、パターニングす
る。そのパターニングされたフォトレジスト１９をマス
クに用いてエッチングして第１ポリシリコン層１７を選
択的に除去してフローティングポリベース１７ａを形成
する。第１酸化膜１５は、フローティングポリベース１
７ａと埋込層１３との間の寄生キャパシタンスを減少さ
せるために厚く形成する。次いで、フォトレジストを除
去して図２ｃに示すように、フローティングポリベース
１７ａを含む半導体基板１１の全面に第１ＣＶＤ酸化膜
２１を堆積する。第１ＣＶＤ酸化膜２１上に新しいフォ
トレジスト（図示せず）を塗布した後、露光及び現像工
程で後述の第１領域、第２領域を形成させる箇所を除去
してパターニングする。そのパターニングされたフォト
レジストをマスクに用いたエッチング工程で第１ＣＶＤ
酸化膜２１、フローティングポリベース１７ａ、第１酸
化膜１５を順次に除去して第１領域と第２領域とを開放
する。第１領域はフローティングポリベース１７ａと埋
込層１３のオーバラップされている箇所で、第２領域は
フローティングポリベース１７ａから離れた位置で埋込
層１３の部分である。これにより、埋込層１３の表面が
その第１領域及び第２領域から露出される。
トレジスト１９を塗布した後、露光及び現像工程で選択
的に除去して、図１ｂに示すように、パターニングす
る。そのパターニングされたフォトレジスト１９をマス
クに用いてエッチングして第１ポリシリコン層１７を選
択的に除去してフローティングポリベース１７ａを形成
する。第１酸化膜１５は、フローティングポリベース１
７ａと埋込層１３との間の寄生キャパシタンスを減少さ
せるために厚く形成する。次いで、フォトレジストを除
去して図２ｃに示すように、フローティングポリベース
１７ａを含む半導体基板１１の全面に第１ＣＶＤ酸化膜
２１を堆積する。第１ＣＶＤ酸化膜２１上に新しいフォ
トレジスト（図示せず）を塗布した後、露光及び現像工
程で後述の第１領域、第２領域を形成させる箇所を除去
してパターニングする。そのパターニングされたフォト
レジストをマスクに用いたエッチング工程で第１ＣＶＤ
酸化膜２１、フローティングポリベース１７ａ、第１酸
化膜１５を順次に除去して第１領域と第２領域とを開放
する。第１領域はフローティングポリベース１７ａと埋
込層１３のオーバラップされている箇所で、第２領域は
フローティングポリベース１７ａから離れた位置で埋込
層１３の部分である。これにより、埋込層１３の表面が
その第１領域及び第２領域から露出される。
【０００５】次いで、図２ｄに示すように、第１ＣＶＤ
酸化膜２１を含む全面に第２ＣＶＤ酸化膜を堆積した
後、エッチバックして第１領域と第２領域の内壁にそれ
ぞれ第１側壁２３を形成する。この後に、埋込層１３を
シードとしてエピタキシャル成長させて第１エピ層２５
を形成する。そして、図３ｅに示すように、第１領域と
第２領域双方の第１側壁２３をエピ層２５から上の部分
を除去する。次いで、図３ｆに示すように、第１、第２
領域の第１エピ層２５をシードとしてエピタキシャル成
長させてフローティングポリベース１７ａと同じ高さに
第２エピ層２７を形成する。
酸化膜２１を含む全面に第２ＣＶＤ酸化膜を堆積した
後、エッチバックして第１領域と第２領域の内壁にそれ
ぞれ第１側壁２３を形成する。この後に、埋込層１３を
シードとしてエピタキシャル成長させて第１エピ層２５
を形成する。そして、図３ｅに示すように、第１領域と
第２領域双方の第１側壁２３をエピ層２５から上の部分
を除去する。次いで、図３ｆに示すように、第１、第２
領域の第１エピ層２５をシードとしてエピタキシャル成
長させてフローティングポリベース１７ａと同じ高さに
第２エピ層２７を形成する。
【０００６】次いで、図４ｇに示すように、第１、第２
領域の第２エピ層２７上にイオン注入時のバッファの役
割を行うバッファ酸化膜２９を成長させて第１領域の第
２エピ層２７にはｐ導電型の不純物イオン注入を施し、
第２領域の第２エピ層２７にはＮ+ 導電型の不純物イオ
ン注入を施す。この不純物の注入された第１領域の第２
エピ層２７はベースとして使われ、第２領域の第２エピ
層２７はコレクタコンタクト領域として使われる。これ
らの不純物がイオン注入された第２エピ層２７を含む半
導体基板１１の全面に第３ＣＶＤ酸化膜３１を形成す
る。次いで、図４ｈに示すように、第３ＣＶＤ酸化膜３
１をエッチバックして第１ＣＶＤ酸化膜２１の側面に第
２側壁３１ａを形成する。さらに、第２側壁３１ａをマ
スクに用いてエッチングしてｐ導電型の不純物イオンの
注入された第１領域の第２エピ層２７が露出されるよう
にバッファ酸化膜２９をエッチングする。したがって、
同時にコレクタ側ではＮ＋導電型の不純物イオンが注入
された第２エピ層が全面露出される。
領域の第２エピ層２７上にイオン注入時のバッファの役
割を行うバッファ酸化膜２９を成長させて第１領域の第
２エピ層２７にはｐ導電型の不純物イオン注入を施し、
第２領域の第２エピ層２７にはＮ+ 導電型の不純物イオ
ン注入を施す。この不純物の注入された第１領域の第２
エピ層２７はベースとして使われ、第２領域の第２エピ
層２７はコレクタコンタクト領域として使われる。これ
らの不純物がイオン注入された第２エピ層２７を含む半
導体基板１１の全面に第３ＣＶＤ酸化膜３１を形成す
る。次いで、図４ｈに示すように、第３ＣＶＤ酸化膜３
１をエッチバックして第１ＣＶＤ酸化膜２１の側面に第
２側壁３１ａを形成する。さらに、第２側壁３１ａをマ
スクに用いてエッチングしてｐ導電型の不純物イオンの
注入された第１領域の第２エピ層２７が露出されるよう
にバッファ酸化膜２９をエッチングする。したがって、
同時にコレクタ側ではＮ＋導電型の不純物イオンが注入
された第２エピ層が全面露出される。
【０００７】この後に、図５ｉに示すように、露出され
た第２エピ層２７を含む全面に第２ポリシリコン層を形
成した後、これを選択的に除去して第１領域の第２エピ
層２７と接触するエミッタポリ３３を形成する。このエ
ミッタポリ３３は第１ＣＶＤ酸化膜２１の表面から側壁
３１ａに沿って第１エピ層２７へと形成される。このエ
ミッタポリ３３は不純物のドーピングされたポリシリコ
ンで形成され、不純物がその下の第２エピ層２７へ拡散
されてエミッタ接合３３ａを形成する。次いで、第１Ｃ
ＶＤ酸化膜２１を選択的に除去してフローティングポリ
ベース１７ａの第２エピ層２７を形成させた部分の両側
の表面を露出させた後、全面にメタルを蒸着した後、パ
ターニングしてメタルパターン３５を形成すると、従来
のバイポーラ半導体装置の製造工程が完了する。
た第２エピ層２７を含む全面に第２ポリシリコン層を形
成した後、これを選択的に除去して第１領域の第２エピ
層２７と接触するエミッタポリ３３を形成する。このエ
ミッタポリ３３は第１ＣＶＤ酸化膜２１の表面から側壁
３１ａに沿って第１エピ層２７へと形成される。このエ
ミッタポリ３３は不純物のドーピングされたポリシリコ
ンで形成され、不純物がその下の第２エピ層２７へ拡散
されてエミッタ接合３３ａを形成する。次いで、第１Ｃ
ＶＤ酸化膜２１を選択的に除去してフローティングポリ
ベース１７ａの第２エピ層２７を形成させた部分の両側
の表面を露出させた後、全面にメタルを蒸着した後、パ
ターニングしてメタルパターン３５を形成すると、従来
のバイポーラ半導体装置の製造工程が完了する。
【０００８】この従来のバイポーラ半導体装置の製造方
法では、選択的エピ層成長とフローティングポリベース
方式とを用いてベースとコレクタ間の接合キャパシタン
スを最大限に抑制させ、又、フローティングポリベース
の下段の絶縁膜を厚く形成してベースとコレクタ間の寄
生キャパシタンスを減少させようとした。
法では、選択的エピ層成長とフローティングポリベース
方式とを用いてベースとコレクタ間の接合キャパシタン
スを最大限に抑制させ、又、フローティングポリベース
の下段の絶縁膜を厚く形成してベースとコレクタ間の寄
生キャパシタンスを減少させようとした。
【０００９】
【発明が解決しようとする課題】しかし、上記の従来の
バイポーラ半導体装置の製造方法は、フローティングポ
リベースの下段の絶縁膜が厚くなるのにともなって、エ
ピ層も厚くなり、低電圧動作としてはエピ層が不必要に
厚くなる。このように、エピ層が不必要に厚くなること
により、素子の高速特性に悪影響を及ぼす。本発明は、
上記の問題点を解決するためになされたもので、寄生キ
ャパシタンスを減少させるため、フローティングポリベ
ースの下段の絶縁膜を厚くしても、素子の高速特性を向
上させることができるバイポーラ半導体装置の製造方法
を提供することを目的とする。
バイポーラ半導体装置の製造方法は、フローティングポ
リベースの下段の絶縁膜が厚くなるのにともなって、エ
ピ層も厚くなり、低電圧動作としてはエピ層が不必要に
厚くなる。このように、エピ層が不必要に厚くなること
により、素子の高速特性に悪影響を及ぼす。本発明は、
上記の問題点を解決するためになされたもので、寄生キ
ャパシタンスを減少させるため、フローティングポリベ
ースの下段の絶縁膜を厚くしても、素子の高速特性を向
上させることができるバイポーラ半導体装置の製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のバイポーラ半導体装置の製造方法は、埋込
層の形成された半導体基板に酸化膜を形成させる際に、
従来のように均一に形成させずに、エピ層を形成させる
箇所を除いて選択酸化により酸化膜を形成するようにし
たことを特徴とするものである。さらに、選択酸化によ
り酸化膜を形成させた後、全面に第１ポリシリコン層を
形成してパターニングしてフローティングポリベースを
形成する。そのフローティングポリベースを含む全面に
絶縁層を形成した後、絶縁層とフローティングポリベー
スとをエッチングしてベース領域とコレクタ領域それぞ
れの埋込層を露出させて、絶縁層、フローティングポリ
ベースの側面に第１側壁を形成させてから第１エピ層を
成長させ、その後第１側壁を酸化膜と面一となるまで除
去して第２エピ層を形成させる。第２エピ層を形成させ
た後、ベース及びコレクタ領域それぞれの第２エピ層に
互いに異なる不純物を注入してベース領域の絶縁層の側
面に第２側壁を形成した後、ベース領域の第２エピ層に
第２ポリシリコン層を形成する。その後金属配線パター
ンを形成させる。
めの本発明のバイポーラ半導体装置の製造方法は、埋込
層の形成された半導体基板に酸化膜を形成させる際に、
従来のように均一に形成させずに、エピ層を形成させる
箇所を除いて選択酸化により酸化膜を形成するようにし
たことを特徴とするものである。さらに、選択酸化によ
り酸化膜を形成させた後、全面に第１ポリシリコン層を
形成してパターニングしてフローティングポリベースを
形成する。そのフローティングポリベースを含む全面に
絶縁層を形成した後、絶縁層とフローティングポリベー
スとをエッチングしてベース領域とコレクタ領域それぞ
れの埋込層を露出させて、絶縁層、フローティングポリ
ベースの側面に第１側壁を形成させてから第１エピ層を
成長させ、その後第１側壁を酸化膜と面一となるまで除
去して第２エピ層を形成させる。第２エピ層を形成させ
た後、ベース及びコレクタ領域それぞれの第２エピ層に
互いに異なる不純物を注入してベース領域の絶縁層の側
面に第２側壁を形成した後、ベース領域の第２エピ層に
第２ポリシリコン層を形成する。その後金属配線パター
ンを形成させる。
【００１１】
【発明の実施の形態】以下、本発明実施形態のバイポー
ラ半導体装置の製造方法を添付図面に基づき説明する。
まず、本実施形態は、フローティングポリベース方式と
エピ層選択的成長とを用いてベースとコレクタ間の寄生
キャパシタンスを最小化し、埋込層の形成後、エピ層の
成長されるべき部分を除いた領域を選択的酸化工程を行
って、寄生キャパシタンスを低減させるためのフローテ
ィングポリベースの下段の絶縁膜が厚くなっても、エピ
層の厚さを薄く形成することができるようにしたもので
ある。
ラ半導体装置の製造方法を添付図面に基づき説明する。
まず、本実施形態は、フローティングポリベース方式と
エピ層選択的成長とを用いてベースとコレクタ間の寄生
キャパシタンスを最小化し、埋込層の形成後、エピ層の
成長されるべき部分を除いた領域を選択的酸化工程を行
って、寄生キャパシタンスを低減させるためのフローテ
ィングポリベースの下段の絶縁膜が厚くなっても、エピ
層の厚さを薄く形成することができるようにしたもので
ある。
【００１２】図６〜図１１は本実施形態のバイポーラ半
導体装置の製造方法を説明するための工程断面図であ
る。図６ａに示すように、ｐ導電型半導体基板４１に一
定の範囲でその表面から予め定められた深さにＮ+ 埋込
層４３を形成する。Ｎ+ 埋込層４３の形成された半導体
基板４１上に第１絶縁層４５を形成し、その上に第２絶
縁層４７を重ねて形成する。第１絶縁層４５はシリコン
酸化膜で、その厚さを数百Å程度にし、第２絶縁層４７
はシリコン窒化膜で、その厚さをほぼ１０００〜２００
０Å程度にする。次いで、図６ｂに示すように、第２絶
縁層４７上にフォトレジスト（図示せず）を塗布した
後、露光及び現像工程でフォトレジストをパターニング
する。前記パターニングされたフォトレジストをマスク
に用いたエッチング工程で第２絶縁層４７と第１絶縁層
４５を選択的に除去して選択的酸化のために所定の半導
体基板４１を露出させる。ここで、説明の便宜のため
に、第１、第２絶縁層４５、４７を残した部分をそれぞ
れ第１領域と第２領域と定義する。これらはいずれもエ
ピ層を形成させる箇所で、埋込層４３の上側で互いに離
れて形成されている。
導体装置の製造方法を説明するための工程断面図であ
る。図６ａに示すように、ｐ導電型半導体基板４１に一
定の範囲でその表面から予め定められた深さにＮ+ 埋込
層４３を形成する。Ｎ+ 埋込層４３の形成された半導体
基板４１上に第１絶縁層４５を形成し、その上に第２絶
縁層４７を重ねて形成する。第１絶縁層４５はシリコン
酸化膜で、その厚さを数百Å程度にし、第２絶縁層４７
はシリコン窒化膜で、その厚さをほぼ１０００〜２００
０Å程度にする。次いで、図６ｂに示すように、第２絶
縁層４７上にフォトレジスト（図示せず）を塗布した
後、露光及び現像工程でフォトレジストをパターニング
する。前記パターニングされたフォトレジストをマスク
に用いたエッチング工程で第２絶縁層４７と第１絶縁層
４５を選択的に除去して選択的酸化のために所定の半導
体基板４１を露出させる。ここで、説明の便宜のため
に、第１、第２絶縁層４５、４７を残した部分をそれぞ
れ第１領域と第２領域と定義する。これらはいずれもエ
ピ層を形成させる箇所で、埋込層４３の上側で互いに離
れて形成されている。
【００１３】次いで、図７ｃに示すように、第２絶縁層
４７と第１絶縁層４５とによって選択的に露出された半
導体基板４１にフィールドイオンを注入した後、活性化
させて選択的に酸化膜４９を成長させる。その選択的酸
化は、エピ層を形成させるべき部分には酸化膜４９が形
成されないようにする。この酸化膜４９はほぼ１．０μ
ｍ程度の厚さに成長させる。その後、重ねられた２層の
絶縁層の上側の第２絶縁層４７のみを除去する。その第
２絶縁層４７の除去後、図７ｄに示すように、酸化膜４
９、第１絶縁層４５を含む全面にフローティングポリベ
ースとして使われる第１ポリシリコン層５１を形成す
る。その第１ポリシリコン層５１上にフォトレジスト
（図示せず）を塗布した後、露光及び現像工程でパター
ニングする。そのパターンニングされたフォトレジスト
をマスクに用いたエッチング工程で第１ポリシリコン層
５１を選択的に除去、すなわち、酸化膜４９の上の第１
領域を含むその両側に残り、第２領域を含む部分を除去
する。すなわち、埋込層４３の約半分の領域にフローテ
ィングベース５１ａを形成させる。フローティングポリ
ベース５１ａを形成させた基板に第３絶縁層５３を形成
する。第１領域においては、この第３絶縁層５３、フロ
ーティングポリベース５１ａ、第１絶縁層４５をエッチ
ングして、図８ｅに示すように、Ｎ+ 埋込層４３の表面
を露出させ、第２領域においては第３絶縁層５３、第１
絶縁層４５を除去してＮ+ 埋込層４３を露出させる。
４７と第１絶縁層４５とによって選択的に露出された半
導体基板４１にフィールドイオンを注入した後、活性化
させて選択的に酸化膜４９を成長させる。その選択的酸
化は、エピ層を形成させるべき部分には酸化膜４９が形
成されないようにする。この酸化膜４９はほぼ１．０μ
ｍ程度の厚さに成長させる。その後、重ねられた２層の
絶縁層の上側の第２絶縁層４７のみを除去する。その第
２絶縁層４７の除去後、図７ｄに示すように、酸化膜４
９、第１絶縁層４５を含む全面にフローティングポリベ
ースとして使われる第１ポリシリコン層５１を形成す
る。その第１ポリシリコン層５１上にフォトレジスト
（図示せず）を塗布した後、露光及び現像工程でパター
ニングする。そのパターンニングされたフォトレジスト
をマスクに用いたエッチング工程で第１ポリシリコン層
５１を選択的に除去、すなわち、酸化膜４９の上の第１
領域を含むその両側に残り、第２領域を含む部分を除去
する。すなわち、埋込層４３の約半分の領域にフローテ
ィングベース５１ａを形成させる。フローティングポリ
ベース５１ａを形成させた基板に第３絶縁層５３を形成
する。第１領域においては、この第３絶縁層５３、フロ
ーティングポリベース５１ａ、第１絶縁層４５をエッチ
ングして、図８ｅに示すように、Ｎ+ 埋込層４３の表面
を露出させ、第２領域においては第３絶縁層５３、第１
絶縁層４５を除去してＮ+ 埋込層４３を露出させる。
【００１４】次いで、露出されたＮ+ 埋込層４３を含む
半導体基板４１の全面に第４絶縁層を形成した後、エッ
チバックして第１領域の酸化膜４９、フローティングポ
リベース５１ａ、そして第３絶縁層５３の側面に、図８
ｆに示すように、第１側壁５５を形成する。同時に、第
２領域の酸化膜４９、第３絶縁膜５３の側面にも第１側
壁５５を形成する。この第１側壁は、後述の第１エピ層
の成長時に、フローティングポリベースからの成長を阻
止するためのものである。そして、露出されたＮ+ 埋込
層４３をシードとしてエピタキシャル成長させて第１エ
ピ層５７を形成する。この第１エピ層５７は酸化膜４９
の高さまで（すなわち、フローティングポリベースの下
段まで）成長させる。次いで、図９ｇに示すように、双
方の側壁５５の酸化膜４９の上より高い部分を除去し、
酸化膜４９の平坦部分及び第１エピ層５７と面一となる
ようにする。
半導体基板４１の全面に第４絶縁層を形成した後、エッ
チバックして第１領域の酸化膜４９、フローティングポ
リベース５１ａ、そして第３絶縁層５３の側面に、図８
ｆに示すように、第１側壁５５を形成する。同時に、第
２領域の酸化膜４９、第３絶縁膜５３の側面にも第１側
壁５５を形成する。この第１側壁は、後述の第１エピ層
の成長時に、フローティングポリベースからの成長を阻
止するためのものである。そして、露出されたＮ+ 埋込
層４３をシードとしてエピタキシャル成長させて第１エ
ピ層５７を形成する。この第１エピ層５７は酸化膜４９
の高さまで（すなわち、フローティングポリベースの下
段まで）成長させる。次いで、図９ｇに示すように、双
方の側壁５５の酸化膜４９の上より高い部分を除去し、
酸化膜４９の平坦部分及び第１エピ層５７と面一となる
ようにする。
【００１５】そして、図９ｈに示すように、第１エピ層
５７をシードとしてエピタキシャル成長させて第２エピ
層５９を形成する。この第１領域及び第２領域の第２エ
ピ層５９はフローティングポリベース５１ａの高さまで
成長させる。次いで、図１０ｉに示すように、第２エピ
層５９上に後工程でのイオン注入時のバッファの機能を
行うバッファ酸化膜６１を成長させる。そして、第１領
域の第２エピ層５９にはｐ導電型の不純物イオン注入を
施し、第２領域の第２エピ層５９にはＮ+ 導電型の不純
物イオン注入を施す。この不純物の注入された第１領域
の第２エピ層５９はベースとして使われ、第２領域の第
２エピ層５９はコレクタコンタクト領域として使われ
る。この異なる導電型の不純物イオンの注入は、マスク
を用いてそれぞれ別工程でイオンを注入する。
５７をシードとしてエピタキシャル成長させて第２エピ
層５９を形成する。この第１領域及び第２領域の第２エ
ピ層５９はフローティングポリベース５１ａの高さまで
成長させる。次いで、図１０ｉに示すように、第２エピ
層５９上に後工程でのイオン注入時のバッファの機能を
行うバッファ酸化膜６１を成長させる。そして、第１領
域の第２エピ層５９にはｐ導電型の不純物イオン注入を
施し、第２領域の第２エピ層５９にはＮ+ 導電型の不純
物イオン注入を施す。この不純物の注入された第１領域
の第２エピ層５９はベースとして使われ、第２領域の第
２エピ層５９はコレクタコンタクト領域として使われ
る。この異なる導電型の不純物イオンの注入は、マスク
を用いてそれぞれ別工程でイオンを注入する。
【００１６】この後、図１０ｊに示すように、不純物イ
オンの注入された第２エピ層５９を含む半導体基板４１
の全面に第６絶縁層を形成してそれをエッチバックして
バッファ酸化膜６１と第３絶縁層５３との段差によって
第３絶縁層５３の側面に側壁６３を形成する。形成され
た側壁６３をマスクに用いたエッチング工程でｐ導電型
の不純物イオンの注入された第１領域の第２エピ層５９
が露出されるようにバッファ酸化膜６１をエッチングす
る。このとき、第２領域のバッファ酸化膜６１も同時に
エッチングされる。この後に、露出された第２エピ層５
９を含む全面に第２ポリシリコン層を形成する。第２ポ
リシリコン層上にフォトレジスト（図示せず）を塗布し
た後、パターニングする。パターニングされたフォトレ
ジストをマスクに用いたエッチング工程で第２ポリシリ
コン層を選択的に除去して第１領域の第２エピ層５９と
接触するエミッタポリ６５を形成する。このエミッタポ
リ６５は不純物のドーピングされたポリシリコンで形成
され、不純物がその下部の第２エピ層５９へ拡散されて
エミッタ接合６５ａを形成する。
オンの注入された第２エピ層５９を含む半導体基板４１
の全面に第６絶縁層を形成してそれをエッチバックして
バッファ酸化膜６１と第３絶縁層５３との段差によって
第３絶縁層５３の側面に側壁６３を形成する。形成され
た側壁６３をマスクに用いたエッチング工程でｐ導電型
の不純物イオンの注入された第１領域の第２エピ層５９
が露出されるようにバッファ酸化膜６１をエッチングす
る。このとき、第２領域のバッファ酸化膜６１も同時に
エッチングされる。この後に、露出された第２エピ層５
９を含む全面に第２ポリシリコン層を形成する。第２ポ
リシリコン層上にフォトレジスト（図示せず）を塗布し
た後、パターニングする。パターニングされたフォトレ
ジストをマスクに用いたエッチング工程で第２ポリシリ
コン層を選択的に除去して第１領域の第２エピ層５９と
接触するエミッタポリ６５を形成する。このエミッタポ
リ６５は不純物のドーピングされたポリシリコンで形成
され、不純物がその下部の第２エピ層５９へ拡散されて
エミッタ接合６５ａを形成する。
【００１７】最後に金属による配線工程を施して本実施
形態のバイポーラ半導体装置の製造工程が完了する。す
なわち、図２ｋに示すように、フローティングポリベー
ス５１ａの上側に形成された第３絶縁層５３を選択的に
除去して、全面にメタルを蒸着してパターニングし、そ
れぞれの電極パターン６７を形成する。
形態のバイポーラ半導体装置の製造工程が完了する。す
なわち、図２ｋに示すように、フローティングポリベー
ス５１ａの上側に形成された第３絶縁層５３を選択的に
除去して、全面にメタルを蒸着してパターニングし、そ
れぞれの電極パターン６７を形成する。
【００１８】
【発明の効果】上述したように、本発明のバイポーラ半
導体装置の製造方法は、埋込層上に酸化膜を形成させる
とき、均一な厚さに形成させずに、エピ層を形成させる
べき箇所には形成されないように選択酸化工程で形成し
ているので、酸化膜全体の厚さにエピ層を形成させる必
要がないので、酸化膜を厚く形成させてもエピ層を薄く
することができる。
導体装置の製造方法は、埋込層上に酸化膜を形成させる
とき、均一な厚さに形成させずに、エピ層を形成させる
べき箇所には形成されないように選択酸化工程で形成し
ているので、酸化膜全体の厚さにエピ層を形成させる必
要がないので、酸化膜を厚く形成させてもエピ層を薄く
することができる。
【図１】 従来のバイポーラ半導体装置の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図２】 従来のバイポーラ半導体装置の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図３】 従来のバイポーラ半導体装置の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図４】 従来のバイポーラ半導体装置の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図５】 従来のバイポーラ半導体装置の製造方法を説
明するための工程断面図。
明するための工程断面図。
【図６】 本発明のバイポーラ半導体装置の製造方法を
説明するための工程断面図。
説明するための工程断面図。
【図７】 本発明のバイポーラ半導体装置の製造方法を
説明するための工程断面図。
説明するための工程断面図。
【図８】 本発明のバイポーラ半導体装置の製造方法を
説明するための工程断面図。
説明するための工程断面図。
【図９】 本発明のバイポーラ半導体装置の製造方法を
説明するための工程断面図。
説明するための工程断面図。
【図１０】 本発明のバイポーラ半導体装置の製造方法
を説明するための工程断面図。
を説明するための工程断面図。
【図１１】 本発明のバイポーラ半導体装置の製造方法
を説明するための工程断面図。
を説明するための工程断面図。
１１、４１ 半導体基板 １３、４３ Ｎ+埋込層 １７、５１ 第１ポリシリコン層 ４５、４７ 第１、第２絶縁層 ４９ 酸化膜 １７ａ、５１ａ フローティングポリベース ５３ 第３絶縁層 ２３、５５ 第１側壁 ２５、５７ 第１エピ層 ２７、５９ 第２エピ層 ２９、６１ バッファ酸化膜 ３１ａ、６３ 第２側壁 ３３、６５ａ エミッタ接合 ３３、６５ エミッタポリ ３５、６７ 電極パターン
Claims (4)
- 【請求項１】 エピ層を有するベース領域と、エピ層を
有するコレクタ領域とを半導体基板の埋込層上に形成さ
せるバイポーラ半導体装置の製造方法において、 半導体基板の埋込層表面部に選択酸化によってエピ層を
形成させる部分以外の箇所に酸化膜を形成する工程と、 酸化膜を含む全面に第１ポリシリコン層を形成した後、
パターニングしてフローティングポリベースを形成する
工程と、 前記フローティングポリベースを含む全面に絶縁層を形
成した後、ベース領域のエピ層を形成させる部分の絶縁
層とフローティングポリベース及びコレクタ領域のエピ
層を形成させる部分の絶縁層をエッチングして埋込層を
露出させる工程と、 それぞれの埋込層が露出された箇所の側面に第１側壁を
形成させてから、第１エピ層を成長させる工程と、 前記第１側壁のうち、第１エピ層より高い部分を除去し
た後、第１エピ層上に第２エピ層を形成する工程と、 ベース領域とコレクタ領域の第２エピ層に互いに異なる
不純物を注入する工程と、 ベース領域の絶縁層の側面に第２側壁を形成した後、ベ
ース領域の第２エピ層に第２ポリシリコン層を形成する
工程と、 全面にメタルを堆積して各電極をパターニングする工程
と、を備えることを特徴とするバイポーラ半導体装置の
製造方法。 - 【請求項２】 前記第１エピ層は前記酸化膜の高さまで
形成し、第２エピ層はフローティングポリベースの高さ
まで形成することを特徴とする請求項１に記載のバイポ
ーラ半導体装置の製造方法。 - 【請求項３】 酸化膜を形成する工程は、埋込層が形成
された半導体基板の全面に第１絶縁層と第２絶縁層を順
次に形成する工程と、 前記第２、第１絶縁層を選択的に除去して酸化膜形成領
域を決める工程と、 その酸化膜形成領域にフィールドイオンを注入した後、
活性化させて酸化膜を形成する工程と、を更に備えるこ
とを特徴とするバイポーラ半導体装置の製造方法。 - 【請求項４】 埋込層が形成された半導体基板上に第
１、第２絶縁層を順次に形成した後、選択酸化パターン
を形成する工程と、 選択酸化パターンを用いて半導体基板に酸化膜を形成す
る工程と、 前記選択酸化パターン中、第２絶縁層を除去した後、全
面に第１ポリシリコン層を形成しパターニングしてフロ
ーティングポリベースを形成する工程と、 フローティングポリベースを含む全面に第３絶縁層を形
成した後、前記酸化膜間の埋込層が露出されるように第
３絶縁層及びフローティングポリベースをエッチングし
てベース領域とコレクタ領域とを決める工程と、 ベース及びコレクタ領域の酸化膜、第３絶縁層、フロー
ティングポリベースの側面に第１側壁を形成する工程
と、 露出された埋込層をシードとして第１エピ層を形成する
工程と、 前記第１エピ層の上側の側壁を除去した後、第１エピ層
上に第２エピ層を形成する工程と、 第２エピ層上に第４絶縁層を形成した後、ベース領域と
コレクタ領域に互いに異なる不純物を注入する工程と、 前記第２エピ層上の第３絶縁層の側面に第２側壁を形成
した後に、第２側壁をマスクに用いて第４絶縁層をエッ
チングする工程と、 全面に第２ポリシリコン層を形成した後、ベース領域に
のみ残るようにパターニングする工程と、 前記第３絶縁層を選択的に除去してフローティングポリ
ベースを露出させた後、全面にメタルを堆積した後、パ
ターニングして電極を形成する工程と、を備えることを
特徴とするバイポーラ半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR13206/1997 | 1997-04-10 | ||
| KR1019970013206A KR100215841B1 (ko) | 1997-04-10 | 1997-04-10 | 바이폴라소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289912A true JPH10289912A (ja) | 1998-10-27 |
| JP3002964B2 JP3002964B2 (ja) | 2000-01-24 |
Family
ID=19502401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9327733A Expired - Fee Related JP3002964B2 (ja) | 1997-04-10 | 1997-11-28 | バイポーラ半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6060365A (ja) |
| JP (1) | JP3002964B2 (ja) |
| KR (1) | KR100215841B1 (ja) |
| TW (1) | TW337598B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313940B1 (ko) * | 1999-04-02 | 2001-11-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| KR100286349B1 (ko) | 1999-04-19 | 2001-03-15 | 김영환 | 반도체 소자의 제조방법 |
| US6847061B2 (en) * | 2003-04-03 | 2005-01-25 | Taiwan Semiconductor Manufacturing Co. | Elimination of implant damage during manufacture of HBT |
| US7888745B2 (en) * | 2006-06-21 | 2011-02-15 | International Business Machines Corporation | Bipolar transistor with dual shallow trench isolation and low base resistance |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL190710C (nl) * | 1978-02-10 | 1994-07-01 | Nec Corp | Geintegreerde halfgeleiderketen. |
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| US4851362A (en) * | 1987-08-25 | 1989-07-25 | Oki Electric Industry Co., Ltd. | Method for manufacturing a semiconductor device |
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| EP0418421B1 (de) * | 1989-09-22 | 1998-08-12 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Bipolartransistors mit verminderter Basis/Kollektor-Kapazität |
| EP0535350B1 (de) * | 1991-09-23 | 1998-04-08 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes in einem Bipolartransistor |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP0709894B1 (en) * | 1994-10-28 | 2001-08-08 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | High-frequency bipolar transistor structure, and related manufacturing process |
-
1997
- 1997-04-10 KR KR1019970013206A patent/KR100215841B1/ko not_active IP Right Cessation
- 1997-08-19 TW TW086111863A patent/TW337598B/zh not_active IP Right Cessation
- 1997-11-28 JP JP9327733A patent/JP3002964B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-02 US US09/017,486 patent/US6060365A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP3002964B2 (ja) | 2000-01-24 |
| TW337598B (en) | 1998-08-01 |
| US6060365A (en) | 2000-05-09 |
| KR19980076484A (ko) | 1998-11-16 |
| KR100215841B1 (ko) | 1999-08-16 |
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