JPH07221114A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】第一導電型の第一領域と、第一領域に接してあ
る第二導電型の第二領域と、第二領域に接してある多結
晶半導体よりなる第二導電型の第三領域と、第一領域及
び第三領域に接してある絶縁膜とからなり、第一領域に
接する絶縁膜の一部は開口部を有し、開口部周辺に存す
る第三領域を二段以上の階段状とする。 【効果】０.５μｍ以上の加工技術で０.１μｍ以下の幅
の微細エミッタを実現できると共に、エミッタ抵抗を１
／５に低減可能。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、特
に、低いエミッタ抵抗を持つ高速スイッチング動作に好
適なバイポーラトランジスタに関する。

【０００２】

【従来の技術】従来の技術を図２に示す。図２におい
て、２１は多結晶シリコンからなるエミッタ電極、２２
はシリコン酸化膜、２３は多結晶シリコンからなるベー
ス電極、２４はつなぎベース層、２５はエピタキシャル
層、２６はシリコン酸化膜、２７はエミッタ、２８はベ
ースである。本従来例では、シリコン酸化膜２２と多結
晶シリコン２３とを同時にパターニングし、その側壁に
シリコン酸化膜２６を自己整合プロセス（シリコン酸化
膜を堆積した後、異方性ドライエッチングを行う）によ
って形成することによってエミッタ電極／ベース電極間
を電気的に分離していた。本構造は、例えば、アイ イ
ー イー イー トランザクション オンエレクトロン
デバイセズ イーディー−３４ ナンバー１１ １９
８７ 2246頁−２２５４頁（IEEE Trans. on Electron
Dev. No１１ １９８７ pp.2246−２２５４）に記載され
ている。

【０００３】

【発明が解決しようとする課題】一般にバイポーラトラ
ンジスタにおいて高速スイッチング動作を得るには、ベ
ース抵抗が小さくなければならず、そのために多結晶シ
リコンからなるベース電極２３の抵抗は十分小さい必要
があった。従って、ベース電極の膜厚を小さくするには
限界があり、例えば、シート抵抗５０Ω／□を得るため
には５００ｎｍ以下に薄くすることが出来なかった。そ
のために、エミッタ２７の幅を小さくして、真性ベース
領域２８の抵抗の低減を試みても、エミッタ上の段差の
アスペクト比が非常に大きくなり、多結晶シリコンから
なるエミッタ電極２１がエミッタ２７上に埋め込まれ、
エミッタ抵抗が増大するといった問題があった。

【０００４】

【課題を解決するための手段】エミッタ抵抗の低減はエ
ミッタ２７上の段差のアスペクト比を軽減し、エミッタ
電極２１が埋め込まれない構造によって実現される。し
かし、目的の構造を得るために単にベース電極２３を薄
くしても上述したようにベース抵抗が増大してトランジ
スタの性能が悪化する。従って、エミッタ２７側で狭
く、高くなるにつれて広くなる構造が最も適する。

【０００５】その構造を得る方法の一つは、シリコン酸
化膜２６のエミッタ側を厚く、高くなるにつれて薄くす
ることである。しかし、エミッタ電極２１とベース電極
２３とのショートの可能性が高くなるため、シリコン酸
化膜２６の厚さを０.１μｍ以下に薄くすることは不適
当であり、また、ベース抵抗を低減するため、ベース２
８とベース電極２３との距離を０.１μｍ 以上大きくす
ることは望ましくない。

【０００６】もう一つの方法として、多結晶シリコン１
０の間隔をエミッタ側で狭く、高くなるにつれて広く取
る方法が考えられる。さらに、ベース電極２３の側壁に
傾斜をつけたときにはエミッタ寸法のばらつき低減、及
び、側壁酸化膜２６の形成が困難になることから、段階
的に幅を変える方が望ましい。

【０００７】

【作用】本発明によるトランジスタの断面図を図１に示
す。図１において、１は多結晶シリコンからなるエミッ
タ電極、２はシリコン酸化膜、３は多結晶シリコンから
なるベース電極、４はつなぎベース電極、５はエピタキ
シャル層、６はエミッタ、７はベース、８〜１０はシリ
コン酸化膜である。本構造ではベース電極３に段差を設
け、エミッタ上段差が高くなるにつれて広くなる。その
ため、エミッタ幅を狭くしてもエミッタ電極が埋め込ま
れることが無く、エミッタ抵抗が増大しない。さらに、
エミッタ電極１とベース電極３との間隔、及び、ベース
７とベース電極３との距離をシリコン酸化膜８，９，１
０の膜厚で制御することが出来るため、エミッタ／ベー
ス間のショートマージンが大きく、かつ低ベース抵抗の
トランジスタを得ることが出来る。

【０００８】

【実施例】第一の実施例を図３ないし図８を用いて説明
する。

【０００９】図３に示すように、エピタキシャル層３１
上にｐ型にドープした多結晶シリコン３２とシリコン酸
化膜３３を堆積し、図４に示すように選択的にシリコン
酸化膜３３を除去し、シリコン酸化膜３３をマスクとし
て多結晶シリコン３２を中途までエッチングした。続い
て、全面的にシリコン酸化膜を堆積し、図５に示すよう
に、異方性エッチングにより側壁酸化膜３４を形成し
た。

【００１０】シリコン酸化膜３３，３４をマスクとして
多結晶シリコン３２を再度中途までエッチングし、図６
に示すように側壁酸化膜３４と同様な方法で側壁酸化膜
３５を形成した。シリコン酸化膜３３，３４，３５をマ
スクとして、残りの多結晶シリコン３２を除去し、図７
に示すように側壁酸化膜３６を形成した。次に、硼素、
もしくは弗化硼素をイオン打ち込みし、熱処理を行うこ
とによりベース領域３８を形成した。この時、多結晶シ
リコン３２から硼素がエピタキシャル層３１に拡散さ
れ、つなぎベース領域３７も同時に形成した。さらに、
図８に示すように、燐もしくは砒素を含んだ多結晶シリ
コンの堆積、または多結晶シリコンの堆積のあとに燐、
もしくは砒素を打ち込むことにより、多結晶シリコンエ
ミッタ電極４０を形成した。続いて熱処理を行ってエミ
ッタ３８を形成した。

【００１１】本実施例によって、エミッタ開孔マスク
０.７μｍ で側壁酸化膜３４，３５，３６の厚さを０.
１μｍとして０.１μｍ幅のエミッタを形成することが
出来た。この時、エミッタ長さ１μｍにおいて、エミッ
タ抵抗は１０Ωとなり、従来構造の同一エミッタ寸法に
おけるエミッタ抵抗である５０Ωの１／５になった。

【００１２】第二の実施例を図９から図１７を用いて説
明する。

【００１３】図９に示すように、エピタキシャル層５０
上に硼素を混入した多結晶シリコン５１，シリコン酸化
膜５２，多結晶シリコン５３，シリコン酸化膜５４，多
結晶シリコン５５，シリコン酸化膜５６を順次形成し
た。次いで、図１０に示すように、シリコン酸化膜５６
及び多結晶シリコン５５を選択的に除去し、開口部５７
を形成した。図１１に示すように、全面にシリコン酸化
膜を堆積した後、異方性ドライエッチングを行って側壁
酸化膜５８を形成した。ドライエッチング時、オーバー
エッチングを行うことにより、開口部５７内のシリコン
酸化膜５４を除去した。

【００１４】続いて、シリコン酸化膜５６，５８をマス
クとして多結晶シリコン５３をエッチングし、図１２に
示すように、側壁酸化膜５９を形成した。側壁酸化膜５
９形成のためのドライエッチングのオーバーエッチング
により、開口部５７内のシリコン酸化膜５２を除去し
た。図１３に示すように、シリコン酸化膜５６，５８，
５９をマスクとして、多結晶シリコン５１を除去し、側
壁酸化膜６０を形成した後、エピタキシャル層５０の露
出面に熱酸化によりシリコン酸化膜６１を形成した。熱
酸化時に、多結晶シリコン５１から硼素を拡散させて、
つなぎベース領域６３を形成した。次いで、硼素、また
は弗化硼素を打ち込んでベース領域６２を形成した。シ
リコン酸化膜６１を除去した後、図１４に示すように、
燐、もしくは砒素を含んだ多結晶シリコン６５を堆積
し、さらにシリコン酸化膜６７を堆積した。熱処理を行
うことによりエミッタ６４を形成した。

【００１５】次いで図１５に示すように、シリコン酸化
膜６７、及び多結晶シリコン６５をパターニングした
後、側壁酸化膜６８を形成し、図１６に示すように、側
壁酸化膜形成時のオーバーエッチングによりシリコン酸
化膜５６を除去した。次いで、シリコン酸化膜６７，６
８，５６をマスクとして多結晶シリコン５５，５３，シ
リコン酸化膜５４，５３を除去した。最後に、多結晶シ
リコン５１上にのみ選択的にタングステンを堆積し、外
部ベース電極６９を形成した。

【００１６】本実施例によれば、第一の実施例と同様に
エミッタ抵抗が１／５に低減し、さらに、外部ベース抵
抗が１／１００に低減したため、ゲート遅延時間が１／
２に短縮された。

【００１７】

【発明の効果】本発明によって、０.７μｍの加工寸法
で０.１μｍ幅の微細エミッタが実現し、かつ、従来構
造の１／５のエミッタ抵抗が得られた。

【図面の簡単な説明】

【図１】本発明の半導体装置の断面図。

【図２】従来例の半導体装置の断面図。

【図３】本発明の第一の実施例の第一の工程の断面図。

【図４】本発明の第一実施例の第二工程の断面図。

【図５】本発明の第一実施例の第三工程の断面図。

【図６】本発明の第一実施例の第四工程の断面図。

【図７】本発明の第一実施例の第五工程の断面図。

【図８】本発明の第一実施例の第六工程の断面図。

【図９】本発明の第二実施例の第一工程の断面図。

【図１０】本発明の第二実施例の第二工程の断面図。

【図１１】本発明の第二実施例の第三工程の断面図。

【図１２】本発明の第二実施例の第四工程の断面図。

【図１３】本発明の第二実施例昨第五工程の断面図。

【図１４】本発明の第二実施例の第六工程の断面図。

【図１５】本発明の第二実施例の第七工程の断面図。

【図１６】本発明の第二実施例の第八工程の断面図。

【図１７】本発明の第二実施例の第九工程の断面図。

【符号の説明】

１…多結晶シリコンエミッタ電極、２…シリコン酸化
膜、３…多結晶シリコンベース電極、４…つなぎベー
ス、５…エピタキシャル層、６…エミッタ、７…ベー
ス、８…シリコン酸化膜、９…シリコン酸化膜、１０…
シリコン酸化膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】第一導電型の第一領域と、上記第一領域に
   接してある第二導電型の第二領域と、上記第一領域，上
   記第二領域に接し、上記第一領域の表面上に開口部を有
   する多結晶半導体よりなる第二導電型の第三領域と、上
   記第一領域及び上記第三領域に接してある絶縁膜とから
   なり、上記第一領域に接する上記絶縁膜は上記第三領域
   の開口部内に開口部を有し、上記絶縁膜の開口部周辺に
   存する上記第三領域が二段以上の階段状になっているこ
   とを特徴とする半導体装置。
2. 【請求項２】請求項１において、上記開口部端と上記第
   三領域端の距離が一定である半導体装置。
3. 【請求項３】請求項１または２において、上記第三領域
   の各階段の幅が上記開口部周囲において一定である半導
   体装置。
4. 【請求項４】請求項１または２において、上記第三領域
   の全ての階段の幅が上記開口部周囲において等しい半導
   体装置。
5. 【請求項５】請求項１，２または３において、上記第一
   領域に上記開口部を介して接してある第一導電型の第四
   領域を有し、上記第四領域は、上記開口部内の上記第一
   領域に最も近い段差内にのみ完全に埋め込まれている半
   導体装置。
6. 【請求項６】請求項１，２，３または４において、上記
   第一領域がバイポーラトランジスタのエミッタ，第二領
   域がベースである半導体装置。
7. 【請求項７】半導体基板状に多結晶シリコンと第一のシ
   リコン酸化膜を順次堆積する工程と、上記第一のシリコ
   ン酸化膜の一部を選択的に除去する工程と、引き続き第
   二のシリコン酸化膜を堆積する工程と、異方性イオンエ
   ッチングにより第一のシリコン酸化膜の側壁のみに第二
   のシリコン酸化膜を残す工程と、上記第一，第二のシリ
   コン酸化膜をマスクとして上記多結晶シリコンを途中ま
   で異方性エッチングする工程を有し、引き続きシリコン
   酸化膜をマスクとして上記多結晶シリコンを途中までエ
   ッチングする工程と上記多結晶シリコン側壁にシリコン
   酸化膜を形成する工程とが一回以上繰り返されることを
   特徴とする半導体装置の製造方法。