TW457629B - Trench semiconductor device having gate oxide layer with multiple thicknesses and processes for fabricating the same - Google Patents

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TW457629B
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Richard K Williams
Wayne Grabowski
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Richard K Williams
Wayne Grabowski
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Description

457629
發明領域 本發明係關於一種半導體裝置’其具有一閘極埋入一溝 槽内’特別是指當裝置在斷電狀態遭受高電壓差時可保護 此裝置不致損及閘極氧化層之結構及方法。 發明背景 -種半導體裝置中一閘極製成於一溝槽内且溝槽延 伸自一半導體晶片之表面中一範例為溝槽-閘極式金 屬氧化物半導體場效電晶體，其他^例包括絕緣問極雙極 式電晶體（IGBTs)、結場效電晶體（JFETs)及累積式場效電 晶體UCCUFETs)。諸此裳置共用一溝槽結構之共同特徵， 即溝槽底部基於某-原因而可曝露於高電#，或溝槽底部 可構成-寄生式電《，包括閘極及圍繞於溝槽之半導體材 料。 圖1至10揭示習知溝槽一閘極式裝置之載面圖及特徵，圖 1揭示一溝槽-閘極式金屬氧化物半導體場效電晶體1〇〇具 有一頂金屬層1 02、一閘極1〇4製成於一溝槽1〇6内且利用 一閘極氧化層11 0以分離於一磊晶矽層丨0 8 ’金屬氧化物半 導體場效電晶體1 0 0亦包括一 N +型源極區i丨2及一 p _型體 114 ’金屬氧化物半導體場效電晶體1〇〇之汲極包括型蟲 晶層1 08及一N+型基材1 1 6。一深P+型區11 8產生於p —型體 114下方’如:Bui ucea等多人之5, 0 72, 26 6號美國專利所= 議。深P+型區1 1 8及N-型磊晶層1 0 8之間之結係構成一同在 箝位二極體1 1 7，使得突崩崩潰可正常發生。—p +型體接 觸區1 1 9構成金屬層1 02及P-型體1 1 4之間之一接觸件，而
第6頁 457629 五、發明說明------ 通常由多晶矽形成之閘極可利用閘極1〇4上方之一氧化屏 120而防範於金屬層102，氧化層以一非對應於溝槽本身曰 元件而製出圖型，包括一接觸件遮罩d 如圖所示’間極氧化層110係由沿著多晶石夕閑極ι〇4之二 側邊而設之一均勻薄層氧化物組成，亦即溝槽側壁上之二 部分閘極氧化層U0及溝槽底部處之間極氧化層11〇狐形與 直線型β刀（心生於溝槽底部處之氧化物厚度中之某些應 力相關式及触刻相關式變化除外）皆為15Q J12GG埃範圍“ 之均勻厚度。 此種金屬氧化物半導體場效電晶體有多種變化型式，例 如圖2揭示一金屬氧化物半導體場效電晶體丨3〇 ,其大致相 似於金屬氧化物半導體場效電晶體1〇〇，便是不包括—p + 型區1 1 8。金屬氧化物半導體場效電晶體丨3〇之閘極略為伸 過P-型體132，因為p—型體132之深度及溝槽134之深度係 由二個不相關之製程決定，因此在垂直裝置中無法保證多 晶矽閘極完全疊覆於汲極區，結果此變化影響了裝置之操 作且影響其穩定性。再者，在圖2中，並無深p+型區}丨8製 成之其他二極體箝位電壓，因此崩潰會發生在電壓昇高至 裝置呈現突崩之點處。 圖3所不之金屬氧化物半導體場效電晶體丨4〇為金屬氧 化物半導體場效電晶體1〇〇及丨3〇之變化型式，其中金屬氧 化物半導體場效電晶體單元142不含有深？+塑區，且一含 有一深P +型區之二極體單元丨4 4在陣列中以預定間隔分 佈’以利做為一電壓箝位且限制金屬氧化物丰導體場效電
第7頁 457629 五、發明說明（3) 晶體單元中之電場強度。在金屬氧化物半導 i 40中，閘極氧化層為均勻之厚度。 又胥日日m 圖4A-4G說明崩潰現象之多項内容，圖4A揭示在—呈 較厚閘極氧化層之溝槽-間極式裝置巾發生崩潰處之雷^ 強度輪廓。裝置15〇在實用上係一開極二極體， = 溝槽-閘極式垂直電源金屬氧化物半導體場效電晶二 結構元件，突崩崩潰期間發生衝擊離子化之最強 Ρ+型體區正下方之結處。反之，圖4Β所示之裝置i二在 -較薄之問極氧化層’雖然有些離子化仍發生於^ 正下方’但是最高電場之高度現在位於近溝槽角隅声祖f 場板感應崩潰機構可令電場強度增強。 & 圖4C、4D揭示當裝置150、16〇分別達到突主 子化輪廊。最終在"深入"突崩中'是否有圖4C所示：厚二： 氧化層或圖4D所不之薄閘極氧化層，即當 …甲極 迫導通大電流時1潰開始發生於溝槽角 化物例子中（如圖4C)，峰值電場並不在溝槽 吏在尽氧 4 A )，因為汲極電壓會增加發生於溝槽角隅之 ^。 惟，圖4D中有較多輪廓，指出閘極 ° 子化速率。 3主溥形之較高離 圖4E揭示若吾人導入一二極體箝位包括右側上 區，則一椏體將在一低電壓崩潰，且突崩施垔 冓角 通過二極體之電流路徑之電阻值夠你， 體將箝位裝置之最大電壓’結果電壓將不 -:極 潰發生於近溝槽角隅時之點。 胃上计至尺明崩 ' 457629 五、發明說明（4) 圖4F係一圖表，揭示崩潰電壓（BV)做為2〇v及3〇v裝置之 閘極氧化物厚度（XQX)之函數，3 〇伏特裝置令之磊晶層摻雜 濃度為較輕度之摻雜，30伏特裝置理想上具有一38伏左右 之突朋朋潰。在2 0伏特裝置中，磊晶層做較重度之摻雜， 且裝置理想上具有一26或27伏左右之突崩崩潰。當閘極氧 化，由1〇00埃薄化至數百埃肖，基本上崩潰電壓會較固定 或實際上可在閘極場板形狀開始有助於釋放電場時略為增 大，惟，厚度小於數百埃時即開始發生崩潰衰退。 崩潰電壓開始下降之點⑼伏特裝置中之蟲晶層為3〇伏 ^ "V山而伏特裝置為2〇伏特以下）“外係標示場板感 :針：之區* ’在此區域中，崩潰發生於近清槽 置…吾人必須添加-具有崩潰之二 極：會k崩if低於場板感'應區域中之崩潰，因此二 崩貴不致：ί。f圖4F所示具有一崩潰電壓之二極體， 特裝置令之近閉極處，但是二極體將 裝置，二極體膝付夕：:特裝置’而為了保護伏特 方。 肢柑位之朋〉貝電壓需在2〇伏特褒置之曲線下 =4G係圖“，所示裝置之示意方塊圖 極奴並聯於金屬氧化物半導體場效揭不 箝位並聯於么思s 電日日體及一二極體電種 哪於金屬氧化物半導體場效雷s 立 該配置方式益外4 *卞守贺双冤日日體與閘極二極體， ^ , 弋係汉计為二極體箝位先崩潰，极-极栌卢扣 極二極體前不會突崩 ：：極-極體在閉 更形困難。 耆Ί 4軋化層越來越薄，此將
第9頁 457629 五、發明說明（5) 圖5A、5B揭示一具有尖銳溝槽角隅之裝置1 70及一具有 圓潤溝槽角隅之裝置1 72中之離子化輪廓，圖5B表示令溝 槽角隅圓潤並不減低離子化之強度，但是若吾人驅使裝置 相當深崩潰，則崩潰仍會發生於溝槽角隅，且危及裝置。 圖6A-6C分別揭示一金屬氧化物半導體場效電晶體180中 之電場強度輪廓、等電位線及電場線，金屬氧化物半導體 場效電晶體1 8 0之閘極繫結於源極及主體且接地，及汲極 偏壓於VD。由圖6B中可以看出汲極電壓VD係在區域中分割 及間隔，在圖6B之左側上，等電位線係緊縮在一起，特別 是在溝槽角隅附近呈更形緊縮狀，此將產生直角於等電位 線之電場線，如圖6C所示。吾人可看出為何一高電場發生 於溝槽角隅，及為何將角隅圓潤並未能解決此問題，基本 上其係一體積問題，即其中一電·場終結於一具有低表面積 之電極，即閘極，因此電場線擠聚於角隅處。 圖6 D揭示當金屬氧化物半導體場效電晶體1 8 0利用施加 一正電壓Vc於閘極上而接通時，一電流向下流過溝槽側壁 且沿著溝槽底部散佈，且以一角度自溝槽侧面進入台地下 方區域，惟，在此程序中電流流過焉電場區 > 如圖6 A之電 場輪廊所不。當一尚電流流過尚電場區時（也可能是裝置 在飽和狀態），電流載體以磊晶層之原子撞擊且利用動量 轉移而擊中其他載體，此構成新的成對電子孔，並由此加 速及產生其他撞擊，將其他原子離子化。 圖6E揭示當金屬氧化物半導體場效電晶體1 80在接通狀 態時之離子化輪廓，圖6E中之離子化輪廓不同於圖4C者，
第10頁 457629 五、發明說明（6) 例如當裝置1 5 0在斷電狀態時，差異處為離子化輪廓向上 拉於溝槽側面附近，甚至接近P-型體處，此對裝置有多種 損害效果，其一者為在閘極氧化物附近產生成對電子孔， f極易由區域中之高電場加速，成對電子孔實際上·會積留 於閘極氧化物内，並損及閘極氧化物^ 此外，此現象產生電壓量之上限供吾人施加於裝置上， 因為許多電子孔對會產生，可藉由使溝槽側面周圍之區域 摻雜度似呈較重於實際者，而開始調制磊晶層之有效摻雜 濃度。其發生原因為來自新產生之電子孔對之電子係利用 正汲極電壓VD而掃入基材，且孔係掃入P-型體，其淨效應 為由於電子及孔僅以一特定速度移行，因此本地電荷分佈 可自行調整以保持電荷之中性。特別是在反向偏壓之結周 圍係習知之一耗盡區或空間荷電.區，即無自由電荷載體存 在（無衝擊離子化存在）。存留於耗盡區内之不可移動性電 荷，即結之N -型側上之正離子及結之P -型側上之負離子， 其產生一”嵌掩式”電場通過結，若有衝擊離子化存在，則 游移過N -型區之孔即加入正固定電荷，藉以增強電場，而 進一步改善衝擊離子化製程。多餘之孔可使N-型材料之蟲 晶層呈較重摻雜，因為”嵌掩式”電場增強。淨效應為電場 增強而惡化崩潰，此效應揭示於圖6 F中之電流-電壓特 徵，其中汲極電流ID係在一特定汲極電壓處呈戲劇性昇 尚5發生處之》及極電壓係相同於圖式之各閘極電壓者，此 問題在閘極氧化物變薄時更形惡化。 溝槽裝置之另一問題係相關於電容，圖7A為一金屬氧化
第11頁 457629 五、發明說明（7) ' 物半導體場效電晶體190之示意方塊圖，其具有—由恭沪 源192驅動之閘極及具有電阻性負載194 , _接於源極$及;1汲 極之電壓源1 96供給一電壓Vdd ’而在汲極造成—汲厭 VD。如圖7B-7D所示’在時間& ，電流源192開始二 定電，至問S ’且問極上相對於源極之圖代所示；;ϋ 始昇南，但是因為其並未立即擊中閾值，因二+二开 不致開始下降，因為金屬氧化物半導體及極免壓\ 未接通。-旦、擊中閾值，在時間t2 ?晶體190尚 場效電晶體1 9 2飽和且接通及揭載電流'，v，二物半導體 是當其開始下降時會在金屬童仆胳坐·s g Θ始下降’但 之汲極及間極之間造成一電容性t v體場效電晶體1 92 之向上行，VG仍呈平坦狀，直到金屬°氧^ = ”極電壓vG 晶體1 92進入其直線區。隨後金屬 半導體場效電 體1 92開始像一分壓器中之带阻， 勿半導體場效電晶 化物半導體場效電晶體192二大電壓通過金屬氧 在該點處，沒極及間極之間之電刀^人通過電阻194。 且VG持續行進至-較高電壓，平頂：合效應已滿足’
疊電容相似於米勒效應，但是此並非一：；：:：極重a 一大訊號效應。此時汲極雷泣丨]、吼说效應，而疋 中其係減緩向上行進。4亦持續昇冑，但是在圖7D 隨 間t，且Ic為一常數，門：之函數’化等於[“ 保持不變，然後再次上 #疋位準’ 值，則電壓會呈直線气上θ ^ 及極之間無回授電 、-果式上汁，而非由平頂中斷。
^ 45762 9 五 '發明說明（8) 在圖7E中，點VG1、QG1係對應於一特定電容值，因為C等 於Δ Q/ A V，由於需較多電荷才能到達點QC2、Vei，故該點 表示較大之電容值。因此，如圖7F所示，裝置中之電容值 啟始於一低值Ciss，其較為固定，隨後跳躍至一較高之有 效值CG( ef ί )，其較為固定。由於此效應，裝置會具有比 切換過渡期間所需者為高之有效電容值，結果，在接通裝 置時會有過多之能量損失。 如圖7G所示，輸入電容值實際上具有多數成分，包括閘 極-源極電容值Ccs及閘極-主體電容值CCB，但是二者皆無閘 極-汲極電容值CGD之放大效應，閘極-汲極電容值Ce[}揭示於 圖7G中之溝槽底部與側壁，相等之示意圖揭示於圖7H中。 即使若CGD相等於強度CGS及CGB，但是在電力上其看起來仍 較大（例如大5至1 0倍），因為其在切換過程期間放大。 如上所述，磨圓溝槽底部有助於限制對閘極氧化層之損 害，雖然其並非問題之一徹底解決方式。圖8A-8C說明製 成一具有圓潤角隅之溝槽之方法，在圖8 A中，小反應離子 202蝕刻矽而穿過表面遮罩200中之一開孔，離子202由一 朝下方向之電場加速，使得其蝕刻一具有主要呈直線型側 壁之溝槽。當溝槽達到一定深度時電場即釋放，如圖8B所 示。另者，吾人可改變化學物。如圖8 C所示，電場係經調 整以使蝕刻離子在不同方向行進，此不僅可加寬溝槽，亦 可令底部呈圓潤。因此製程包括一各向異性蝕刻，且轉換 成各向同性姓刻，各向異性#刻亦受到一聚合物之生成而 影響，聚合物係溝槽側壁上之蝕刻操作副產物。若化學物
第13頁 457629 五、發明說明（9) 在聚合物生成時立即將之去除，則蝕刻即有如各向同性， 若聚合物仍留在側壁上，則僅有溝槽底部將持續蝕刻。| 圖9A-9D揭不一方法包括產生一遮罩21〇(如圖9A)，蝕刻| 溝槽212(如圖9B)，製成—氧化層214於溝槽璧面上（如圖| 9C )，隨後去除之且再次生長以去除瑕疵（此稱為犧牲性氧 化），繚後以一多晶矽層216填入溝槽（如圖gD)。 I圖10 A -10 F说明製成一溝槽之典型製程，製程開始於一 N-钽磊晶層220生長於一N+型基材2 22上（如圖1〇A)，例如 使用圖9A-9C之製程，則一多晶矽層填入式溝槽224即形成 於N-型遙晶層220内（如圖l0B)。表面可或不至平面狀，此| 取決於表面氧化物如何在製程中製造。隨後導入一 p —型體丨 226，雖然P-型體226亦可在溝槽224製成之前導入（如圖 1 0C) ’二種製造流程皆可’但是'先製成溝槽為較佳，因為 蝕刻過程會影響P-型體中之摻雜濃度。隨後遮罩表面，且 植入一N+型源極區228(如圖，另可選擇植入一淺p +型 區2 3 0，以利於P -型體與稍後待沉積之一金屬之間做歐姆 |式接觸。P +型區230可通過一氧化層232中之一開孔而植 入，氧化層沉積於此區诚上’隨後蝕刻以製成—接觸遮罩 (如圖10E)，接觸遮罩可或不使用於定義P+型區232。最 後，一金屬層234沉積於表面上’以接觸N +型源極區228及 P +型區230(如圖10F)。 發明概述 依本發明所示，一溝槽-閘極式半導體裝置係製成具有 一介電層’以將閘極分離於溝槽周圍之半導體材料，其中 *
第14頁 457629 五、發明說明（ίο) 介電層之厚度大於溝槽底部區域内者。此結構有助於減低 近溝槽底部處之電場強度，特別是溝槽底部轉變至溝槽側 壁之角隅或圓潤部分，並可減低電容值。 多種製程可用於製造此結構，其中一製程包括以下步 驟：一溝槽蝕刻於半導體材料中，隨後進行一介電性材料 之指向性蝕刻，使半導體材料先沉積於水平表面上，例如 溝槽底部，此係藉由在沉積室中（例如化學氣體沉積或濺 擊室）產生一電場，以令介電質荷電離子加速趨向半導體 材料而達成ΰ溝槽填以一導電性材料*此將構成間極。在 指向性蝕刻後，沉積於溝槽側壁上之任意介電質皆可去 除，且一習用之介電層可生長於溝槽側壁上。在許多製程 中，介電性材料為二氧化矽而導電性材料為多晶矽。 在一製程t ，導電性材料係回、触至一高度，而大致與半 導體材料之表面共平面，且一介電層沉積於介電性材料之 頂表面上。在一變化型式中，導電性材料（例如多晶矽）係 經氧化以製成一氧化層，且較佳為在導電性材料已回蚀至 溝槽内以後。導電性材料可氧化至一厚度，使得氧化物本 身適可絕緣於閘極，或另一導電性材料如玻璃，可沉積至 氧化之導電性材料上方。 在另一變化型式中，製成閘極之導電性材料係以二個階 段沉積。 在另一變換型式中，一遮罩材料如光致抗蚀劑係在介電 性材料優先沉積後才施加，遮罩材料自所有位置去除，但 是溝槽底部除外，且溝槽進行蝕刻或浸潰，以自溝槽側壁
第15頁 457629 :五、發明說明（11)
丨去除介電性材料，一介電層隨後製成於溝槽側壁上。 I ' 在又一變換型式t，在介電質之指向性蝕刻後，一可氧1 丨化以製成介電質之材料如多晶矽係沉積及回蝕，直到僅剩丨 !一部分材料留在溝槽底部處之介電質頂部上為止，該材料 隨後氧化以製成一較厚之介電層於溝槽底部上。 ! ί 1 另一群變換型式則可避免一介電性材料之指向性沉積，丨 其改為一可氧化以製成介電質之材料如多晶矽係沉積及回1 I蝕，直到僅剩一部分材料留在溝槽底部為止。 ; 本發明之製裎可包括將含有一接觸件之溝槽自動對準於丨 |溝槽間之”台地Μ頂表面，一材料例如氮化矽者之一"硬式11 1 丨層係做為一溝槽遮罩，硬式遮罩.留在定位直到一介電層已 :製成於閘極上，且較佳為藉由氧化多晶矽閘極。隨後去除丨 硬式遮罩，曝露出台地之整個頂_-表面，及令一接觸件設有 一金屬層。 丨 本發明之一製程可包括使用一側壁間隔件於溝槽角隅附 近，以防止閘極與半導體台地之間短路。溝槽遮罩已沉積 且一定義出溝槽位置之開孔已製成於溝槽遮罩内之後，一 層11硬式Μ材料例如氮化矽者及非必要之一疊覆氧化物係各 向同性地況積於溝槽遮罩之開孔内，"硬式π材料沉積於溝丨 槽遮罩之曝露邊緣上。隨後進行蝕刻，此後半導體材料之I 表面即在開孔之中央區域内曝露，但是有些沉積之介電質 仍在溝槽遮罩之側緣上，即構成側壁間隔件，隨後蝕刻溝 槽。介電性之側壁間隔件提供額外之絕緣於稍後製成之閘 極與台地中之半導體材料之間。
第16頁 457629 五、發明說明（12) 另一群製程提供一"鑰匙孔κ形溝槽，其中一厚介電層在 ! ; |溝槽側壁上向上延伸一些距離，溝槽触刻後，一較厚之氧 | |化内襯即生長或沉積於溝槽之底部及側壁上。溝槽填以多
I 晶矽，隨後回蝕多晶矽使得僅有一部分仍留在溝槽之底 |部，疊覆於氧化内襯，外露之氧化内襯則自溝槽側壁去 I 除。多晶矽藉由加熱以製成一氧化層於其曝露表面而做局
j I 部氧化，且在同一加熱處理期間，一氧化層製成於溝槽側| 壁上。溝槽隨後進行一氧化物蝕刻，以去除由多晶矽製成I 丨之氧化層，以及來自溝槽側壁之一些氧化層，溝槽隨後再i i j 次填以多晶矽，以產生一鑰匙孔形閘極。 | 在製成一鑰匙孔形閘極之上述.製程之變化型式中，氧化 |内襯自溝槽之底部及側壁去除後，一定量之遮罩材料例如i 光致抗蝕劑係沉積於溝槽底部處_之氧化内襯上。隨後進行 i 一氧化物蝕刻，以自溝槽側壁去除氧化内襯，且遮罩材料丨 自溝槽側壁去除。一較薄之閘極氧化層生長於溝槽側壁 上，且溝槽填以一導電性材料，例如製成閘極之多晶矽。
I !圖式簡單說明 i
I 圖1係具有一深P +型二極體以做為一電壓箝位功能之先 前技藝溝槽電源金屬氧化物半導體場效電晶體戴面圖。 圖2係具有一平坦體-汲極結之先前技藝溝槽電源金屬氧 化物半導體場效電晶體截面圖。 ! 圖3係具有一電壓箝位以分配於含有一平坦體-汲極結之 金屬氧化物半導體場效電晶體單元間之先前技藝溝槽電源 金屬氧化物半導體場效電晶體戴面圖。
第17頁 457629 五、發明說明（13) 圖4A係一截面圖，揭示一具有一厚閘極氧化層之金屬氧 化物半導體場效電晶體中之電場輪廓。 圖4 B係一截面圖，揭示一具有一薄間極氧化層之金屬氧 化物半導體場效電晶體中之電場輪廊° 圖4C係一戴面圖’揭示一具有一厚閘極氧化層於突崩崩 潰開端之金屬氧化物半導體場效電晶體中之離子化輪廓。 圖4 D係一截面圖，揭示一具有一薄閘極氧化層於突崩崩 潰開端之金屬氧化物半導體場效電晶體中之離子化輪廓。 圖4E係一截面圖，揭示一含有一深P+型區以做為一電壓 箝位之裝置中之離子化輪廓。 圖4 F係一圖表，揭示崩潰電壓·做為在具有不同摻雜濃度 之蟲晶層中之製成金屬氧化物半導體場效電晶體内之閘極 氧化物厚度之函數。 圖4G係具有一反平行二極體箝位之溝槽電源金屬氧化物 半導體場效電晶體簡示方塊圖。 圖5A係一截面圖，揭示一具有一方形溝槽角隅之溝槽電 源金屬氧化物半導體場效電晶體中之離子化輪廓。 圖5B係一截面圖，揭示一具有一圓潤溝槽角隅之溝槽電 源金屬氧化物半導體場效電晶體中之離子化輪廓。 圖6 A係一截面圖，揭示一具有一平坦體-汲極結之溝槽 電源金屬氧化物半導體場效電晶體中之電場輪廓。 圖6B係一戴面圖，揭示一具有一平坦體-汲極結之溝槽 電源金屬氧化物半導體場效電晶體中之等電位線。 圖6 C係一截面圖，揭示一具有一平坦體-汲極結之溝槽
第18頁 457629 五、發明說明（14) 電源金屬氧化物半導體場效電晶體中之電場線。 圖6 D係一戴面圖，揭示一具有一平坦體-汲極結之溝槽 電源金屬氧化物半導體場效電晶體中之電流線。 圖6 E係一截面圖，揭示當接通時之溝槽電源金屬氧化物 半導體場效電晶體中之離子化輪廓。 圖6 F係一圖表，揭示不同閑極電壓時之一電源金屬氧化 物半導體場效電晶體之I - V曲線族，且揭示維持電壓如何 由衝擊離子化降低。 圖7 A係一電源金屬氧化物半導體場效電晶體之閘極充電 電路之簡示方塊圖。 圖7 B係一圖表，說明一閘極驅-動電流對一電源金屬氧化 物半導體場效電晶體之階級函數應用。 圖7 C係一圖表，說明閘極電壓__及没極電壓如何在圖7 B之 條件下改變。 圖7 D係一圖表，說明汲極電流如何在圖7 B之條件下改 變。 圖7 E係一圖表，說明閘極電壓如何做為電荷函數而變 化。 圖7 F係一圖表，說明有效輸入電容值如何在一電源金屬 氧化物半導體場效電晶體接通時改變。 圖7 G係一截面圖，揭示一溝槽電源金屬氧化物半導體場 效電晶體中之閘極電容值成分。 圖7H係一溝槽金屬氧化物半導體場效電晶體之等效電路 圖，揭示内電極電容值。
第19頁 4 5 7 629 五、發明說明（15) 圖8A-8C係戴面圖，揭示一具有圓潤角隅之間極溝槽如 何製成。 圖9 A - 9 D係戴面圖，揭示蝕刻一閘極溝槽及以多晶矽填 充溝槽之製程。 圖1 0A- 1 OF係製成一習知溝槽電源金屬氧化物半導體場 效電晶體之製程裁面圖。 圖1 1 A係一具有厚氧化層於溝槽底部之溝槽電源金屬氧 化物半導體場效電晶體之戴面圖。 圖1 1 B係一截面圖，揭示圖1 1 A之金屬氧化物半導體場效 電晶體具有一厚氧化層製成圖型於半導體之頂表面上。 圖1 1 C係圖1 1 A之電源金屬氧化i物半導體場效電晶體具有 一厚且疊覆之氧化層對齊於溝槽壁面之戴面圖。 圖1 2係一簡示流程圖，揭示本、發明之多數製程順序D 圖13A-13N說明用於製造一具有厚氧化層於溝槽底部之 溝槽電源金屬氧化物半導體場效電晶體之製程順序，其使 用一氧化層之指向性沉積及蝕刻多晶矽至一齊平於半導體 材料頂部之高度。 圖1 4 A- 1 4F說明一變換之製程順序，其中多晶矽係蝕刻 至半導體材料表面以下之高度且隨後氧化。 圖1 5 A - 1 5 F說明一變換之製程順序，其中多晶矽係以二 階段沉積。 圖1 6 A- 1 6E說明一變換之製程順序，其中少量光致抗蝕 劑係用於遮罩溝槽底部處之厚氧化物。 圖1 7 A - 1 7 F說明一製程，其中多晶矽係蝕刻至一接近於
第20頁 457629 五、發明說明（16) 溝槽底部之高度且隨後氧化。 圖1 8A- 1 8F說明一製程，其中多晶矽係氧化。 圖1 9A-1 9L說明用於製造一具有厚氧化層於閘極上方之 溝槽電源金屬氧化物半導體場效電晶體之製程，閘極對齊 於溝槽之壁面。 圖2 0 A - 2 0 F說明用於製造一溝槽閘極於一電源金屬氧化 物半導體場效電晶體之主動陣列部分内之一製程順序。 圖2 1 A - 2 1 E說明將氮化物下方之薄氧化層下切而發生之 問題。 圖22A-22C說明此問題之另一範例。 圖2 3A-2 3G說明本發明電源金屬氧化物半導體場效電晶 體製造中所發生之其他問題。 圖24A-24F說明在一自動對準裝置中之頂氧化物去除期 間下切一硬式遮罩而發生之問題。 圖25 A-25 Η說明用於製造一具有一厚底部氧化層及一氮 化物側間隔件之溝槽電源金屬氧化物半導體場效電晶體之 一製程順序。 圖2 6 A、2 6 Β說明一厚底部氧化物裝置内之閘極氧化層製 造期間發生之問題。 圖27A-27D說明一避免圖26A、26B所示問題之方法。 圖2 8 - 3 3說明可依本發明製成之不同類型溝槽電源金屬 氧化物半導體場效電晶體。 圖3 4說明使用一習知接觸件遮罩及結合一厚底部氧化層 以製造一溝槽電源金屬氧化物半導體場效電晶體之製程順
第21頁 457629 五、發明說明（17)
序流程圖D 圖35A-35L係以戴面圖揭示圖34之製程。 圖3 6 - 3 9係以戴面圖揭示具有”鑰匙孔"形閘極之溝槽電 源金屬氡化物半導體場效電晶體。 圖40A-40L說明用於製造一具有一鑰匙孔形閘極之溝槽 電源金屬氧化物半導體場效電晶體之一製程順序。 圖4 1 A-4 1 F說明用於製造一具有一鑰匙孔形閘極之溝槽 電源金屬氧化物半導體場效電晶體之一變換製程順序。 圖42A-42C分別說明一習知電源金屬氧化物半導體場效 電晶體、一具有一厚底部氧化層之電源金屬氧化物半導體 場效電晶體、及一具有一錄匙孔-形閘極之電源金屬氧化物 半導體場效電晶體之電場強度。 發明詳細說明 - 有關於一金屬氧化物半導體場效電晶體之閘極與汲極間 之交互作用問題係可部分藉由減少其間之耦合電容而解決 之，依本發明所示，此係藉由增厚溝槽底部之閘極氧化層 而達成，圖U-27揭示用於在溝槽底部上製成一厚閘極氧 化物之多項結構及順序。 圖1 1揭示一基材240上所生長之一磊晶（"epi”）層242， 一溝槽2 5 0製成於磊晶層242内，一問極氧化層244襯設於 溝槽2 5 0之壁面，且閘極氧化層244之一厚部246設於溝槽 2 5 0之底部。溝槽2 5 0填以多晶矽2 4 8，應注意的是多晶矽 2 4 8之頂部上並無氧化層。圖1 1 A之配置方式可為一中間結 構，即一氧化層可在製程之後面階段中製成於多晶矽2 4 8
第22頁 457629 五、 發明說明 (18) 之 頂 部 上 > 多 晶 矽 2 4 8通常摻雜至- -重度摻雜濃度 ，其可 利 用 多 種 方 式 將 矽 蟲 晶 表 面 製 成 一 概 呈 平 面 式 之 頂 表 面 ί 即 平 坦 式 〇 其 中 一 種 使 表 面 平 坦 之 方 法 為 沉 積 多 晶 矽 層 至 一 較 大 厚 度 且 隨 後 將 之 回 ί 另 一 種 製 成 平 坦 表 面 之 方 法 為 沉 積 多 晶 矽 至 一 厚 度 5 且 大 於 填 充 溝 槽 所 需 之 量 隨 後 以 化 學 機 械 式 抛 光 表 面 呈 平 坦 狀 〇 一 平 坦 表 面 需 將 稍 後 製 程 中 所 形 成 之 階 級 度 減 低 〇 圖 1 1 B揭示- -結構具有- -氧化層2 52 於 多 晶 矽 2 4 8之頂部 上 由 於 氧 化 層 2 5 2之側緣並未對應於溝槽2 5 0 之 壁 面 因 此 氧 化 層 2 5 2極易於以_ -遮罩及蝕刻步驟製成 氧化層2 5 2 可 沉 積 (例如利用化學氣體沉積） 或 其 可 做 轨 < » V、 生 長 或 諸 步 驟 之 組 合 〇 圖 1 1 C揭示- 頂氧化層2 5 4 其 係 依 09/296 ,959 號 中 請 案 之 技 術 而 生 長 該 中 請 案 之 内 文 在 此 可 供 做 參 考 0 氧 化 層 2 5 4之側邊大致對準於溝槽2 5 0 之 壁 面 且 氧 化 層 254向下伸入溝槽250 多 晶 矽 2 48隨後嵌埋於溝槽250 内 0 圖 1 1B 及 1 1C 二 者 之 實 施 例 在 溝 槽 之 底 部 具 有 一 厚 閘 極 氧 化 物 區 246 圖 12係 可 依 本 發 明 製 成 閘 極 溝 槽 之 若 干 製 造 流 程 簡 示 圖 這 些 製 造 流 程 之 詳 細 内 容 係 揭 示 於 圖 13 -2 0 中。 圖1 2 以 方 塊 圖 型 式 說 明 溝 槽 可 利 用 一 光 致 抗 姓 遮 罩 或 一 硬 式 遮 罩 順 序 製 成 隨 後 利 用 一 選 擇 性 轴 刻 > 回 浸 、 或 一 選 擇 性 氧 化 以 磨 平 一 指 向 式 氧 化 物 沈 積 物 一 選 擇 性 氧 化 亦 可 在 無 指 向 式 沈 積 物 時 使 用 取 後 屢 槽 可 利 用 一 步 驟 或 - 步 驟 式 製 程 以 填 入 多 晶 矽 〇
第23頁 457629 五、發明說明（19) 較特別的是，自圖1 2之左側起，其有二個選項可製成溝 槽。在一選項中，如圖1 3 - 1 8所示，溝槽係利用一將於稱 後去除之遮罩製成，因此遮罩無法用於做為其他處理步驟 中之參考。另一選項係使用一 ”硬式"遮罩以製成溝槽，如 上述之09/296, 959號申請案所示者，在此可供後續製程參 考，此選項大體上說明於圖1 9、2 0。溝槽製成後，常態下 以一犧牲式氧化層生長於溝槽壁面上，且隨後去除之，一 氧化物内襯可製成於溝槽壁面上。可階段產生之溝槽係在 其壁面上具有一均勻之氧化層，且有或無一硬式遮罩於矽 之頂表面上。 吾人隨後可進行至指向性介電.質沉積，即積置在溝槽底 部上之氧化物多於在溝槽壁面上者。此時有三種選擇，如 圖1 6所示，可進行一選擇性回触.以令厚氧化物留在溝槽底 部，而自溝槽壁面去除氧化物。如圖1 3 - 1 5所示，吾人可 進行一 M回浸n以自溝槽壁面去除氧化層。最後，吾人可進 行一選擇性氧化，如圖1 7 A - 1 8所示，其中一多晶矽層係製 成於溝槽底部，隨後氧化而在溝槽底部形成額外之氧化 物，一多晶矽層之選擇性氧化可替代或另於指向性介電質 沉積進行。 在此製程階段，一溝槽已在底部上製成一厚氧化層，其 可或非為半導體頂表面上之一 N硬式M遮罩，其次，一薄氧 化層生長於溝槽壁面上且溝槽填以多晶矽，多晶矽可沉積 為一單層，或可沉積為二層且層間為一回触。以二階段製 程沉積多晶矽之優點在於可將摻雜劑導入溝槽之間之"台
第24頁 457629 五、發明說明（20) 地"，且在晶圓表面上可得到較輕度摻度之多晶矽層，以 利製造二極體、電阻器及其他多晶矽裝置。 最後，一玻璃層沉積且接觸孔製成於玻璃層内。 圖1 3 A - 1 3 N說明一使用氧化物"回浸n法之製程，製程開 始為一磊晶層262製成於一基材260上，一遮罩層264製成 於磊晶層2 6 2之頂表面上，且備有一開孔以供製成溝槽。 遮罩層2 6 4可為光致抗蝕劑或其他材料，且可製成於一氧 化層2 6 2之頂部上，一溝槽隨後使用習知方法製成，如圖 1 3 A所示。 在圖1 3B中，一犧牲性氧化層27 0已製成於溝槽之表面 上，犧牲性氧化層2 7 0隨後去除如圖1 3 C所示。犧牲性氧 化層270厚度可為100至1000埃，通常為300埃，其可在一 氧化環境中以8 0 0至1 1 0 0°C加熱結構達到1 0分鐘至5小時， 該環境可含氧或含氧與氫，若環境為氧與氫之組合，則可 視為一”濕性"氧化，因為反應會產生水氣而影響氧化物之 均勻性及生長率。 一氧化物内襯272隨後製成於溝槽268之壁面上，内襯 272可具有100至600埃之厚度，内襯272可防止沉積之氧化 物直接接觸於可能帶有電位之矽，特別是在矽與沉積之氧 化物之間介面處，添加一乾淨之氧化層於溝槽壁面上即可 提供一減弱之帶電狀態。 如圖13E所示，一電場施加於蟲晶層262之表面上，且介 電性離子生成及藉由電場以朝下進入溝槽2 6 8，一電漿加 強型化學氣體沉積室較佳為用於此製程中。電場使介電性
第25頁 4 57 6 ^ :五、發明說明（21) I離子加速朝下，因此其優先沉積於水平方向之表面，包括 溝槽2 6 8之底部。氧化物之化學氣體沉積係關於氧及矽 i烷、二氯矽烷、或四氣化矽之氣態化學反應，氧氣源一般 i I ： 1為硝氧化物，而矽烷一般為矽源。電漿加強型化學氣體沉 積機可取自 Novellus Systems and Applied Materials公 :司。 ! j 達成一方向性沉積之另一方法為自一塗覆氧之把物藏擊； 1 一氧化物膜至晶圓上，由於濺擊為一動量轉移過程，因此 I j 丨沉積係發生呈一直線。 : 此製程之結果揭示於圖13F，即一氧化層270已製成於溝i 槽2 6 8之内與外側，應注意的是.，氧化層2 7 D在溝槽2 6 8底
| I i部處較厚於在溝槽268側壁處，其在磊晶層262之平坦表面i 丨上亦較厚。化學氣體沉積以外之.製程亦可用於製成氧化層： 丨2 7 0，例如滅：擊。 丨 層270可由氧化物以外之材料製成，例如墻掺雜型玻 | j璃，其亦可由具有低介電係數K之其他材料組成，例如聚 I合物或聚醯亞胺。氣泡可併合入層270中，以降低其介電 丨 係數。 i i ； j 在圖13G中，氧化層270係回蝕或回浸以去除在溝槽268 | 1側壁上之部分，氧化層2 7 0之一底部2 7 4仍留在溝槽2 6 8底 | I部處。如圖1 3 Η所示，該結構隨後加熱而在溝槽2 6 8側壁上 丨製成一薄氧化層2 7 6，一多晶砂層2 7 8隨後沉積以填入溝槽丨 ! i j 2 6 8且溢流過結構之頂表面，如圖1 3 I所示。 : 如圖1 3 J所示，多晶石夕層2 7 8隨後回触，直到其大致上與 |
第26頁 457629 五、發明說明（22) 蠢晶層262之頂表面呈共平面其次，在蟲晶層262表面上 之氧化層2 7 0部分去除，應注意的是勿將溝槽2 6 8側壁上之 氧化層2 7 6蝕刻過多，此步驟之結果揭示於圖1 31(中。為了 避免去除氧化層276，最好使多晶矽層278略為突出至氧化 層276上方。在圖13L中，包括多晶矽層278頂表面在内之 整個結構頂表面已氧化形成一氧化層2 8 0。 如圖13M所示，一玻璃層282平置於氧化層280之表面上 方，玻璃層2 8 2及氧化層2 8 0隨後製出圖型及蝕刻製成對磊 晶層2 6 2之接觸孔，產生圖1 3 N所示之結構。 圖1 4A- 1 4F揭示以圖1 3 I所示結構開始之一變換製造流 程，圖1 4 A係對應於圖1 3 I，多晶.石夕層2 7 8回轴，如圖1 4 B所 示，隨後多晶矽層2 7 8剩餘部分之頂表面氧化以製成一氧 化層2 9 0，如圖1 4C所示。一玻璃.層2 9 2沉積於整個結構表 面上，如圖14D所示，一遮罩層294製成於玻璃層292之頂 表面上，且層2 7 0、2 9 2蝕刻製成接觸孔，隨後去除遮罩層 2 9 4。 圖1 5 A - 1 5 F揭示以圖1 3 I所示結構開始之另一變換製造流 程，圖1 5 A係對應於圖1 3 I，多晶石夕層2 7 8回银至溝槽内， 如圖1 5 B所示，隨後一第二多晶矽層3 0 0沉積於整個結構， 如圖1 5 C所示。多晶石夕層3 0 0隨後回钱，但是應小心使溝槽 頂角隅處之氧化層2 7 6部分不致曝露，生成之結構揭示於 圖15D中。其次去除氧化層270，如圖15E所示，且一氧化 層3 0 2製成於整個結構表面上方，一玻璃層3 0 4沉積於氧化 層302上，產生圖15F所示之結構。
第27頁 457629 五、發明說明（23) | 圖1 6 A - 1 6 E揭示以圖1 3 F所示結構開始之一變換製造流 丨
! I :程，圖1 6 A係對應於圖[3 F，一光致抗蝕層製成於結構上 ! !方，且顯影及清洗以使其足以將光致抗蝕層清離結構頂 i 面，但是仍留在溝槽2 6 8底部，其優點在於難以將光致抗 丨蝕劑清出溝槽268底部，有剩餘部分光致抗蝕層310於溝槽 268底部内之生成結構係揭示於圖16B中。隨後進行一氧化 i物蝕刻，自溝槽2 6 8側壁去除氧化層2 7 0部分，隨後進行一： i徹底清洗以去除光致抗蝕劑310，產生圖16C所示之結構。 i ! I該結構進行氧化以製成一薄氧化層3 1 2於溝槽之側壁上， _| i且溝槽填入一多晶矽層3 1 4，如圖1 6 D、1 6 E所示。二步驟 式多晶石夕沉積可依圖1 5 A - 1 5 C所示進行。 ! 圖17A-17F揭示以圖13F所示結構開始之一變換製造流 程，圖1 7 A係對應於圖丨3 F，如圖..1 7 B所示，一犧牲性多晶 \ i矽層3 2 0沉積，多晶矽層3 2 0回蝕直到僅有一小部分3 2 2留 1在溝槽2 6 8底部，多晶矽層3 2 0之部分3 2 2隨即氧化。利用 —低溫氧化製程（例如7 0 0至9 5 0 °C )，因為在低溫下多晶矽 |可較單晶矽快氧化，因此氧化物在部分322之製成速率會 丨快於在溝槽2 6 8側壁上者，生成之結構揭示於圖1 7B中，且 一氧化層3 2 4在溝槽2 6 8底部。部分氧化層2 7 0自溝槽2 6 8側 壁去除，如圖17E所示，及一薄閘極氧化層326製成於溝槽 2 6 8側壁上，如圖1 7 F。 ! 圖1 8 A- 1 8F揭示以圖1 3B所示結構開始之另一變換製造流 ! :程，圖1 8 A係對應於圖I 3 B，其中氧化内襯2 7 2已形成，取 代圖1 3 E所示之一指向性介電質沈積的是沉積一犧牲性多
第28頁 457629 五、發明說明（24) 晶石夕層3 3 0 ’如圖1 8 B所示。多晶石夕層3 3 〇回叙，直到一小 部分332留在溝槽268底部’如圖18C所示。該結構隨後進 行一低溫氧化，如上所述，將多晶矽部分332轉化=一氧 化層334，如圖18D所示。氧化内襯2 72自結構之側壁及頂 表面剝離，如圖1 8E所示’且一閘極氧化層336生長於溝槽 2 6 8側壁上，生成之結構揭示於圖1 8 F。 圖19A-191說明一製程包含上述09/296,959號申請案中 之超自動對準式製程，結構製成於一基材34〇上所生長之 一磊晶層342中，一薄氧化層346製成於磊晶層342表面 上，且由一硬式遮罩材料層344覆蓋，例如氮化矽。一開 孔蝕刻於氮化層344及氧化層3 4 6·内，如圖19A所示。 如圖1 9B所示’ 一溝槽348係利用一習知製程以蝕刻於磊 ，層342$中’一犧牲性氧化層（圖._中未示）製成於溝槽348側 壁上且隨後去除之。如圖丨9C所示，一氧化内襯35〇製成於 溝槽348側壁上，如圊丨9D所示，進行相關於圖丨3E所示之 上述指向性沉積’以製成—氧化層3 5 2 ^氧化層3 5 2包括一 厚部分284於溝槽348底部處，如圖丨9E、1 9F所示，氧化層 3 52及氧化内襯35〇等部分係自溝槽348側壁去除，此可利 如浸潰結構於1 7 0氫氟酸内而成。一閘極氧化層3 5 6隨 後製成及溝槽填以一多晶矽層3 5 8，這些步驟揭示於圖 19G 、 19H 内。 如圖1 9 I所示’多晶矽層3 5 8隨後回蝕至薄氧化層3 4 6表 面以上之南度’在圖19J中，厚氧化層352已自氮化層344 上去除’且以多晶矽層3 5 8保護溝槽3 4 8邊緣處之薄氧化層
第29頁 457629 五、發明說明（25) 3 5 6。該結構隨後退火以令一部分多晶矽層3 5 8氧化，以製 成一厚氧化層3 6 0於溝螬之頂區域内，如圖1 9 ](所示。最 後，如圖1 9L所示，去除氮化層344。 圖20A-2 OF揭示具有二溝槽之二階段式多晶矽製程，其 中一者係在主動陣列内而另一者係一間極匯流排之一部 分。製程開始於圖1 9 Η所示之點，即一多晶矽層3 8 8填入溝 槽374Α、374Β内，一厚氧化層384已製成於溝槽374Α、 374Β之底部處，一氮化矽層374疊置於磊晶層372上，且氮 化層374由一氧化層382覆蓋。 多晶矽層388依圖20 Β所示回蝕，且去除氧化層382。一 第二多晶ί夕層3 9 0沉積於多晶石夕層3 8 8上，及一例如氮化物 或聚醯亞胺之Μ硬式"層3 9 2沉積於第二多晶矽層3 9 0頂部 上，生成之結構褐示於圖2 0 C中。 如圖2 0 D所示，多晶矽層3 9 0及硬式層3 9 2係自主動陣列 區（即溝槽374Α)蝕除，留下這些層於閘極匯流排區内（即 溝槽3 74Β)。該結構隨後加熱以氧化溝槽3 74Α中之多晶矽 層388，產生一厚氧化層394於溝槽之頂區内，同時一氧化 層3 9 6製成於第二多晶矽層3 9 0之曝露邊緣上，此結構揭示 於圖2 0 Ε。 最後，硬式層3 7 4、3 9 2之曝露部分皆去除，而產生圖 2 0 F所示之配置情形。 圖21Α-21Ε及22A-22C說明二個需避免之問題。圖21Α揭 示一犧牲性氧化層4 0 0沿著溝槽之壁面，及一薄氧化層4 0 4 與一氮化層402位於蠢晶層之頂表面上，如圖21Β所示，在
第30頁 457 6 2 9 五、發明說明（26) 去除犧牲性氧化層4 0 0之製程中，一部分薄氧化層4 0 4已在 氮化層4 0 2下方去除。此問題之解決方法為減低氧化物過 度蝕刻之時間，或者使用一越薄越好之氧化層4 0 0，甚至 可薄到1 5至9 0埃。 當製成閘極氧化層4 0 6時，在溝槽底部處之一厚氧化層 4 0 8製成後，閘極氧化層4 0 6可能會不適當地覆蓋於溝槽之 角隅，如圖2 1 C所示。圖2 1 D、2 1 E揭示一多晶矽層4 1 2已沉 積及自裝置之一主動陣列區回蝕後之配置情形，揭示薄氧 化層將多晶矽層4 1 2分隔於溝槽頂角隅處之磊晶層。 圖22A-22C說明另一潛在性之問題。圖22A揭示一裝置在 相同於圖1 9 D所示之階段中，且氧化層3 5 2已做指向性沈 積，即形成一厚部分3 54於溝槽底部。在自溝槽側壁去除 氧化物之製程中，如圖22B所示，一部分薄氧化層34 6係在 氮化層3 4 4下方去除，隨後當閘極氧化層3 5 6生長時，位於 溝槽頂角隅處之氧化層部分即過薄，此將導致氧化物中之 瑕疵及閘極與磊晶層間之短路。此問題說明於圖2 2 C中， 再一次，其解決方法為減少氧化物過度蝕刻，或另使用一 各向同性化學蝕刻之電漿蝕刻。 圖2 3 A揭示一問題，係在多晶矽填入一形成於氮化層下 方之孔穴内時所造成，如圖2 1 E所示。多晶矽層4 2 0之一部 分4 2 Ο A延伸至溝槽外側，且短路於稍後沉積接觸於磊晶層 之一金屬層。氧化期間，氧化物4 2 2並不消耗填於氧化物 下方之矽，去除氮化物即曝露閘極於一源極金屬短路。圖 2 3B揭示一變化型式，其中部分42 Ο B利用氧化物以分隔於
第31頁 4 5 7 6 2 9 五、發明說明（27) 主多晶矽層4 2 0。圖2 3 C說明一例子，其中多晶矽層4 2 0已 製成向上突伸之尖釘4 2 0 C，產生近似於閘極多晶矽層4 2 0 與一稍後沉積金屬層間之短路。再一次，填於氮化物下方 之多晶矽係在氧化後仍保留，而留下一可能之閘極-源極 短路。 圖2 3 D揭示一短路裝置之閘極I - V特徵，低電阻可視為一 M硬式"短路，圖2 3 E揭示一 N軟式π或二極體式短路之特 徵。不同於金屬直接接觸於多晶矽閘極頂部上所發生之硬 式短路，二極體式短路可發生於圖2 3 F所示之一閘極匯流 排區域内。在此類故障中，一 Ν +型區或羽狀物係摻雜於Ρ 型體内，即多晶矽接觸於矽台地之處，產生一寄生二極體 及金屬氧化物半導體場效電晶體，如圖2 3 G所示。 圖24A-2 4F說明一處理機構.，其導致二極體短路如同一 過度蝕刻之第一多晶矽層或一錯形之扭曲溝槽。在圖24Α 中，主動單元及閘極匯流排區係填以一第一層Ν +摻雜式多 晶矽，隨後回蝕以產生圖24Β所示之結構。若多晶矽之回 蝕呈不均勻狀，則溝槽氧化物之一側即曝露，如圖2 4C所 示，隨後在去除頂部氧化物期間進行侵蝕。在圖24D中， 笫二多晶矽層沉積且由一遮罩製出圖型，留下主動單元於 左及閘極匯流排於右。頂部氧化後，如圖2 4Ε所示，左側 上之主動單元即氧化且本身可恢復，但是在閘極匯流排區 内，觸及矽之多晶矽則摻雜一Ν+型羽狀物，造成圖24F所 示之二極體式閘極短路，多晶矽之均勻回蝕及均勻成型之 溝槽即可避免此問題。
第32頁 457629 五、發明說明（28) 圖2 5 A - 2 5 Η說明一利用氮化物側壁間隔件以避免此問題 之方法，製程開始於一生長在基材5 〇 〇上之磊晶層5 0 2，一 薄氧化層504生長於磊晶層502之頂表面上，且一氮化層 506(或其他"硬式層）及一第二氧化層5〇8皆依序製成於氧 化層504上，因此’諸層504、506、508構成一氧化物-氮 化物-氧化物（ΟΝΟ)夾層’此為習知技術^該生成之結構說 明於圖2 5 Α。 如圖25B所示，一開孔係蝕刻於ON〇夾層中，一氮化層 5 1 0隨後沉積於結構之頂面上，而產生圖2 5 C所示之配置情 形。氮化層5 1 0做各向異性蝕刻，由於氮化層51 〇之垂直方 向厚度遠大於接近0N0夾層邊緣處者，因此各向異性蝕刻 會在氧化層504及氮化層506之曝露邊緣處留下側壁間隔 件，氧化層508去除後之結構係揭示於圖25D中。 如圖2 5Ε所示’隨後蝕刻一溝槽5 1 4，且典型之犧牲性氧 化層（圖中未示）製成及去除之。圖251?揭示一氧化層516指 向性沉積後之結構’其留下一厚氧化層5 1 8於溝槽5 1 4底 部，此係在一閘極氧化層5 2 0製成後才完成。溝槽5 1 4隨後 填以一回蝕之多晶矽層5 2 2，應小心勿蝕及下層之氧化層 5 2 0。頂部區域共用近乎接觸之多晶矽及矽’且將在稍後 製程中進一步氧化’再者，有些氧化物將生長於氮化物側 壁蓋下方，有如一 11鳥喙'，，此結構揭示於圖25G中。氧化 層5 1 6隨後去除，而產生圖25Η所示之實施例。 如圖26Α、26Β所示，將閘極氧化物生長於溝槽側壁上可 在溝槽側壁中導致一”糾結"，如圖2 6 Β所示之糾結5 3 0。如
第33頁 457629 五、發明說明（29) 圖2 6 A所示，問題在於氧化物係均勻地生長於溝槽之曝露 側壁5 3 2上，惟，厚氧化物5 3 4開始於溝槽底部處，由於結 構之幾何形狀，致使氧化未能以直線方式進行，故減低氧 化層在糾結5 3 0處之厚度。 此問題之一解決方式說明於圖27A-27D中，圖27A揭示一 氧化内襯5 4 0之熱生長及一氧化層5 4 2之指向性沉積後之結 構，如上所述，内襯5 4 0及層5 4 2係自溝槽之側壁去除，如 圖2 7B所示。該結構隨後浸潰於1 7 0氫氟酸内，由於利用沉 積法所沉積之氧化物蝕刻率快於熱生長氧化物者，因此浸 潰後即出現圖2 7 C中之結構，且内襯5 4 0之頂表面略在氧化 層5 4 2之頂表面上方°當閘極氧化層係熱生長於溝槽之側 壁時，生成之氧化物為較均勻之厚度，其在溝槽之壁内並 無糾結。圖2 7 D揭示一閘極氧化層5 4 4已生長於溝槽之側壁 後之配置情形，虛線表示氧化前之矽原始位置。 圖2 8 - 3 3說明可利用本發明原理製造之不同裝置。 圖28揭不一電源金屬氧化物半導體場效電晶體具有一平 底形P -型體區域及一 N型掩埋層於磊晶層與基材之間，圖 2 8說明一裝置將厚溝槽底部氧化物結合於一接觸件，接觸 件則整個延伸過溝槽之間之台地，雖然其亦可採用一接觸 件遮罩及非平面式頂氧化層。圖29揭示一金屬氧化物半導 體場效電晶體，其相似於圖2 8所示者，不同的是各金屬氧 化物半導體場效電晶體單元含有一深P +區域，如B u 1 u c e a 等多人之5，Ο 7 2，2 6 6號美國專利所示。圖3 0之實施例具有 一位於金屬氧化物半導體場效電晶體單元内之平底形Ρ-型
第34頁 457629 五、發明說明（30) 體區域，以及一含有深P +區域之二極體單元，用於電壓式 箝位金屬氧化物半導體場效電晶體單元，此種配置方式可 見於08/846, 688號申請案，在此供做參考。 圖3 1所示之裝置中，P-型體區域與個別金屬氧化物半導 體場效電晶體單元内之上層金屬層之間並無接觸，反之， 主體係接觸於苐三次元，如Williams等多人之5, 877,538 號美國專利所示，在此供做參考。應注意的是，其中一金 屬氣化物半導體場效電晶體單元含有一深P+區域，以限制 溝槽底部處之電場強度。再一次，使用一自動對準式接觸 件之磨平頂氧化層為較佳，但非必要。 在圖3 2之實施例中，溝槽伸入J -型掩埋層，因此僅有厚 氧化物區疊覆於重度糝雜之掩埋層。 圖33之實施例係一累積型金屬、氧化物半導體場效電晶體 (ACCUFET)，例如Wi 1 1 iams等多人之5, 8 5 6, 6 92號美國專利 所示，在此供做參考。 圖3 4係一概念圖，揭示利用一習知接觸件遮罩且併用一 厚溝槽底部氧化物之溝槽金屬氧化物半導體場效電晶體製 造流程，製程之步驟大致包括汲極與主體區之製成，溝槽 之蚀刻與閘極之製成，主體與源極區之植入，及接觸件開 孔與一金屬層沉積。在圖34中，具有角隅夾住狀之盒體代 表選擇性步驟，因此，一較深主體區利用植入或植入與擴 散而導入之方式即與此製程相符。 此製程說明於圖3 5 A - 3 5 L t ，一溝槽5 5 2利用一氧化層 554做為遮罩而製成於一 N型磊晶層内，一氧化内襯556製
第35頁 457629 五、發明說明（31) 成於溝槽5 5 2之壁面上（如圖3 5 B )，及一指向性氧化物沉積 係依上述實施，而在溝槽底部製成一具有厚部分5 6 0之氧 化層5 5 8 (如圖3 5 C )。此溝槽5 5 2之側壁隨即姓刻（如圖 3 5 D )，且一閘極氧化層係熱生長於溝槽5 5 2之壁面上（如圖 35E)。 一多晶矽層5 6 4隨即沉積以填充溝槽5 5 2 (如圖3 5 F )，多 晶矽層5 64回蝕入溝槽内（如圖3 5G )，一氧化層5 6 6沉積於 結構之頂表面上，且向下伸入溝槽至多晶矽層5 6 4之頂表 面（如圖35H)。氧化層566隨後回姓（如圖351)，且一 P -型 摻雜劑例如硼係植入以製成P型體區5 6 8。頂表面隨即遮蔽 (圖中未示），且一 N-型摻雜劑例-如砷或磷係植入以製成N + 型源極區570。另一氧化層572係沉積於頂表面上及製出圖 型，以產生圖3 5 L所示之結構。接觸件隨後可由頂部金屬 填入，或者可填入一磨平之金屬，例如鶴，或一障壁金 屬，例如鈦/氮化鈦。 圖3 6 - 3 9說明數項實施例，其中多晶矽閘極之戴面係呈 鑰匙孔"狀，較厚之閘極氧化物不僅沿著溝槽底部延伸， 且亦沿著溝槽側壁延伸向P型體區域與N型磊晶層之間之 結，沿著溝槽側壁增厚之閘極氧化物有助於軟化在結處之 電場。 圖3 6揭示一金屬氧化物半導體場效電晶體具有一平底形 P型體區域及一在金屬氧化物半導體場效電晶體單元之中 以周期性間隔結合之二極體單元，在此金屬氧化物半導體 場效電晶體之較佳型式中係採用一鑰匙孔狀閘極。圖3 7揭
第36頁 457629 五、發明說明（32) 示一實施例，即P主體不延伸至表面，而是在第三次元接 觸，一淺P +型區揭示於台地内且其深度大於N +型源極區。 圖3 8揭示一實施例，其中溝槽延伸入一製成於磊晶層與基 材之間介面處之N型掩埋層。圖3 9揭示一實施例，即P主體 在第三次元接觸，且溝槽延伸入一 N型掩埋層。 用於製成一裝置具有鑰匙孔狀溝槽之製程順序係說明於 圖40A-40L，製程開始於一磊晶層602生長於一基材600 上5 —氧化層604製成於蠢晶層602之填表面上，如圖40A 所示，氧化層6 0 4製出圖型及蝕刻一溝槽6 0 6，如圖4 0 B所 示。一犧牲性氧化層（圖中未示）製成於溝槽之壁面上再去 除之，一氧化内襯608隨後生長於溝槽606之壁面上（如圖 4 0 C所示）。 如圖4 0 D、4 0 E所示，一多晶石夕層6 1 0沉積以填入溝槽 6 0 6，隨後回蝕而使得一部分6 1 2仍留在溝槽之底部。氧化 内襯608自溝槽606之壁面蝕除，如圖40F所示，一各向異 性矽蝕刻隨後進行以抑制多晶矽層6 1 2之頂表面至氧化内 襯6 0 8之頂表面以下，如圖4 0 G所示。隨後施加一熱氧化製 程，製成一氧化層6 1 6於溝槽6 0 6之壁面上，及製成一氧化 層6 1 8於多晶矽層6 1 2之頂表面，結果揭示於圖4 0 Η。氧化 層6 1 8隨後蚀刻，一部分之氧化層6 1 6則在製程去除，以 產生圖4 0 I所示之結構。 一第二多晶矽層6 1 9隨後沉積於整個結構上，如圖4 0 J所 示，多晶石夕層619回# ，如圖40K所示。多晶石夕層619之頂 表面隨後氧化，如圖4 0 L所示。
第37頁 457629 五、發明說明（33) 此製程之一變化型式說明於圖41A-41F中，氧化内襯608 已製成於溝槽之壁面上後，如圖4 0 C所示，施加一光致抗 蝕層、顯影、及洗除，僅留下一部分6 3 0於溝槽6 0 6之底 部，如圖41A所示。氧化内襯608隨後自溝槽606之壁面蝕 除，如圖41B所示，且光致抗#層之一部分630自溝槽之底 部去除，產生圖4 1 C所示之結構。 一閘極氧化層6 3 2係熱生長於溝槽6 0 6之壁面上，且溝槽 6 0 6填以一多晶石夕層6 3 4，如圖41 D、4 1 E所示。多晶石夕層 6 3 4回蝕至磊晶層6 0 2之頂表面高度，多晶矽層6 3 4隨後熱 氧化，以產生圖4 1 F所示之結構。 圖42A-42C揭示一先前技藝溝槽裝置中沿著溝槽側壁之 電場強度與本發明實施例申之電場強度之比較，圖42 A揭 示先前技藝裝置中之電場具有二陡峭之波峰，分別在主體 -汲極結以及閘極底部處，圖4 2 B揭示一裝置具有一厚氧化 層於溝槽之底部上。如圖所示，電場仍具有一陡峭之波峰 於主體-汲極結處，但是閘極底部處之波峰則略低於在先 前技藝裝置t者。最後，圖42C揭示一裝置具有一鑰匙孔 狀閘極，在此例子中，電場仍在主體-汲極結處達到一波 峰，但是閘極底部處之波峰則省略。 本發明之若干實施例雖然已說明如上，可以瞭解的是這 些實施例僅供說明而非侷限本發明之廣泛範疇或原理。
第38頁

Claims (1)

  1. 457629 六、申請專利範圍 1. 一種製造一溝槽閘極半導體裝置之方法，包含： 提供一半導體材料； 將半導體材料放置入一反應室内； 在半導體材料内製成一溝槽； 在反應室内產生一介電質之帶電粒子； 在反應室内產生一電場； 在溝槽内沉積一層介電質； 利用電場使帶電粒子加速趨向半導體材料，使介電質沉 積於溝槽底部上之厚度大於在溝槽之一側壁上者；及 沉積一導電性材料於溝槽内，以製成一閘極° 2. 如申請專利範圍第1項之方法，其中產生帶電粒子係 包含產生一化學反應於反應室内之至少二氣體之間。 3. 如申請專利範圍第2項之方法，其中產生帶電粒子係 包含在反應室内製成一電漿。 4. 如申請專利範圍第1項之方法，其中產生帶電粒子係 包含濺擊。
    第39頁
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI414019B (zh) * 2008-09-11 2013-11-01 He Jian Technology Suzhou Co Ltd 一種閘氧化層的製造方法
TWI715711B (zh) * 2017-01-25 2021-01-11 聯華電子股份有限公司 半導體元件及其製造方法

Families Citing this family (168)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
TW442972B (en) * 1999-10-01 2001-06-23 Anpec Electronics Corp Fabricating method of trench-type gate power metal oxide semiconductor field effect transistor
US6825087B1 (en) 1999-11-24 2004-11-30 Fairchild Semiconductor Corporation Hydrogen anneal for creating an enhanced trench for trench MOSFETS
US20030017164A1 (en) 2001-07-03 2003-01-23 Mallinckrodt Inc. Dye-azide compounds for dual phototherapy
EP1269549B1 (en) * 2000-03-17 2009-11-04 GENERAL SEMICONDUCTOR, Inc. DMOS transistor cell having a trench gate electrode, and corresponding DMOS transistor and method of making the same
US6391699B1 (en) * 2000-06-05 2002-05-21 Fairchild Semiconductor Corporation Method of manufacturing a trench MOSFET using selective growth epitaxy
JP2002043573A (ja) * 2000-07-28 2002-02-08 Toyota Motor Corp 半導体装置および半導体装置の製造方法
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6509233B2 (en) 2000-10-13 2003-01-21 Siliconix Incorporated Method of making trench-gated MOSFET having cesium gate oxide layer
KR100338783B1 (en) * 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6730606B1 (en) * 2000-11-03 2004-05-04 Semiconductor Components Industries, L.L.C. Trench growth techniques using selective epitaxy
US6368912B1 (en) * 2000-12-08 2002-04-09 Nanya Technology Corporation Method of fabricating an isolation structure between a vertical transistor and a deep trench capacitor
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US6849898B2 (en) * 2001-08-10 2005-02-01 Siliconix Incorporated Trench MIS device with active trench corners and thick bottom oxide
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US6764906B2 (en) * 2001-07-03 2004-07-20 Siliconix Incorporated Method for making trench mosfet having implanted drain-drift region
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
EP1302987A1 (en) * 2001-10-16 2003-04-16 Siliconix, Inc. Trench-gated vertical MOSFET having gate oxide layer containing cesium and process of forming the same
US6674124B2 (en) * 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
JP3891090B2 (ja) * 2001-12-06 2007-03-07 株式会社デンソー 還流ダイオードおよび負荷駆動回路
GB0129450D0 (en) * 2001-12-08 2002-01-30 Koninkl Philips Electronics Nv Trenched semiconductor devices and their manufacture
DE10262418B3 (de) * 2002-02-21 2015-10-08 Infineon Technologies Ag MOS-Transistoreinrichtung
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
KR100878220B1 (ko) * 2002-05-24 2009-01-13 삼성전자주식회사 액정표시장치
KR100845227B1 (ko) * 2002-06-27 2008-07-09 매그나칩 반도체 유한회사 소자 분리막 형성 방법
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7332398B2 (en) 2002-12-14 2008-02-19 Nxp B.V. Manufacture of trench-gate semiconductor devices
GB0229212D0 (en) 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Method of manufacture of a trench semiconductor device
GB0229210D0 (en) 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Method of manufacture of a trench semiconductor device
JP5362955B2 (ja) * 2003-01-21 2013-12-11 ノース−ウエスト ユニヴァーシティ 高速スイッチング絶縁ゲート型パワー半導体デバイス
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6939817B2 (en) * 2003-05-08 2005-09-06 Micron Technology, Inc. Removal of carbon from an insulative layer using ozone
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7754550B2 (en) * 2003-07-10 2010-07-13 International Rectifier Corporation Process for forming thick oxides on Si or SiC for semiconductor devices
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
DE10361697B4 (de) * 2003-12-30 2011-08-11 Infineon Technologies AG, 81669 Verfahren zum Herstellen einer Grabenstruktur mit Oxidationsauskleidung, zum Herstellen einer integrierten Halbleiterschaltungsanordnung oder eines Chips, zum Herstellen eines Halbleiterbauelements sowie mit diesem Verfahren hergestellte integrierte Halbleiterschaltungsanordnung, hergestellter Chip, hergestelltes Halbleiterbauelement
KR100545177B1 (ko) * 2003-12-31 2006-01-24 동부아남반도체 주식회사 반도체 소자의 소자 분리막 및 그의 제조 방법
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
US7268395B2 (en) 2004-06-04 2007-09-11 International Rectifier Corporation Deep trench super switch device
US7417266B1 (en) * 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
JP2008505480A (ja) * 2004-06-30 2008-02-21 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 深い位置にクランプダイオードを備えたトレンチ型ｍｏｓｆｅｔ
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP4791723B2 (ja) * 2004-10-18 2011-10-12 株式会社東芝 半導体装置及びその製造方法
US7371641B2 (en) * 2004-10-29 2008-05-13 International Rectifier Corporation Method of making a trench MOSFET with deposited oxide
US20060163650A1 (en) * 2005-01-27 2006-07-27 Ling Ma Power semiconductor device with endless gate trenches
KR100729923B1 (ko) * 2005-03-31 2007-06-18 주식회사 하이닉스반도체 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법
JP2008536316A (ja) 2005-04-06 2008-09-04 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタおよびその形成方法
US8115252B2 (en) * 2005-05-12 2012-02-14 M-Mos Sdn.Bhd Elimination of gate oxide weak spot in deep trench
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE112006001516T5 (de) 2005-06-10 2008-04-17 Fairchild Semiconductor Corp. Feldeffekttransistor mit Ladungsgleichgewicht
EP1742257B1 (en) * 2005-07-08 2012-09-05 STMicroelectronics Srl Method of manufacturing a semiconductor power device
US7943990B2 (en) * 2005-08-17 2011-05-17 International Rectifier Corporation Power semiconductor device with interconnected gate trenches
CN101288175B (zh) * 2005-08-17 2010-10-06 国际整流器公司 具有相互连接的栅极沟槽的功率半导体设备
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
JP4622905B2 (ja) * 2006-03-24 2011-02-02 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
KR100824205B1 (ko) * 2006-12-26 2008-04-21 매그나칩 반도체 유한회사 Dmos 트랜지스터 및 그 제조방법
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
JP5183959B2 (ja) * 2007-04-23 2013-04-17 新日本無線株式会社 Ｍｏｓｆｅｔ型半導体装置の製造方法
US8222874B2 (en) 2007-06-26 2012-07-17 Vishay-Siliconix Current mode boost converter using slope compensation
US8129779B2 (en) 2007-09-03 2012-03-06 Rohm Co., Ltd. Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
JP2009088188A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd トレンチゲート型トランジスタ及びその製造方法
WO2009041742A1 (ja) 2007-09-28 2009-04-02 Sanyo Electric Co., Ltd. トレンチゲート型トランジスタ及びその製造方法
TWI383500B (zh) * 2007-10-12 2013-01-21 Promos Technologies Inc 功率金氧半導體陣列
TW200921912A (en) * 2007-11-05 2009-05-16 Anpec Electronics Corp Power transistor capable of decreasing capacitance between gate and drain
KR100970282B1 (ko) * 2007-11-19 2010-07-15 매그나칩 반도체 유한회사 트렌치 ｍｏｓｆｅｔ 및 그 제조방법
JP5266738B2 (ja) * 2007-12-05 2013-08-21 トヨタ自動車株式会社 トレンチゲート型半導体装置の製造方法
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
JP2009182114A (ja) * 2008-01-30 2009-08-13 Elpida Memory Inc 半導体装置およびその製造方法
JP5452876B2 (ja) * 2008-03-13 2014-03-26 ローム株式会社 半導体装置およびその製造方法
KR101535222B1 (ko) * 2008-04-17 2015-07-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US7919388B2 (en) * 2008-05-30 2011-04-05 Freescale Semiconductor, Inc. Methods for fabricating semiconductor devices having reduced gate-drain capacitance
US7838389B2 (en) * 2008-05-30 2010-11-23 Freescale Semiconductor, Inc. Enclosed void cavity for low dielectric constant insulator
US7807576B2 (en) * 2008-06-20 2010-10-05 Fairchild Semiconductor Corporation Structure and method for forming a thick bottom dielectric (TBD) for trench-gate devices
US8642459B2 (en) 2008-08-28 2014-02-04 Infineon Technologies Ag Method for forming a semiconductor device with an isolation region on a gate electrode
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US7910983B2 (en) * 2008-09-30 2011-03-22 Infineon Technologies Austria Ag MOS transistor having an increased gate-drain capacitance
TWI435447B (zh) * 2009-01-09 2014-04-21 Niko Semiconductor Co Ltd 功率金氧半導體場效電晶體及其製造方法
US8426275B2 (en) * 2009-01-09 2013-04-23 Niko Semiconductor Co., Ltd. Fabrication method of trenched power MOSFET
CN101859700B (zh) * 2009-04-09 2012-05-30 上海先进半导体制造股份有限公司 多晶硅淀积工艺
CN101866849B (zh) * 2009-04-16 2012-06-27 上海华虹Nec电子有限公司 在沟槽底部制备氧化膜的方法
JP5613995B2 (ja) * 2009-04-28 2014-10-29 富士電機株式会社 炭化珪素半導体装置およびその製造方法
CN101887852B (zh) * 2009-05-13 2012-08-01 上海华虹Nec电子有限公司 深沟槽填充方法
US8058670B2 (en) * 2009-06-04 2011-11-15 Force—MOS Technology Corporation Insulated gate bipolar transistor (IGBT) with monolithic deep body clamp diode to prevent latch-up
US8264066B2 (en) * 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) * 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US8129778B2 (en) * 2009-12-02 2012-03-06 Fairchild Semiconductor Corporation Semiconductor devices and methods for making the same
CN102097378B (zh) * 2009-12-10 2013-12-04 力士科技股份有限公司 一种沟槽金属氧化物半导体场效应管的制造方法
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
WO2011109559A2 (en) 2010-03-02 2011-09-09 Kyle Terrill Structures and methods of fabricating dual gate devices
US8378392B2 (en) * 2010-04-07 2013-02-19 Force Mos Technology Co., Ltd. Trench MOSFET with body region having concave-arc shape
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
CN102024848A (zh) * 2010-11-04 2011-04-20 天津环鑫科技发展有限公司 用于功率器件的沟槽结构及其制造方法
US8415747B2 (en) * 2010-12-28 2013-04-09 Infineon Technologies Austria Ag Semiconductor device including diode
US8598654B2 (en) 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN107482054B (zh) 2011-05-18 2021-07-20 威世硅尼克斯公司 半导体器件
US20130023097A1 (en) * 2011-07-14 2013-01-24 Purtell Robert J U-mos trench profile optimization and etch damage removal using microwaves
TWI413193B (zh) * 2011-08-11 2013-10-21 Super Group Semiconductor Co Ltd 溝槽式功率金氧半場效電晶體之製作方法
KR101776319B1 (ko) 2011-08-23 2017-09-08 현대자동차주식회사 반도체 소자
CN103000521B (zh) * 2011-09-13 2015-05-27 帅群微电子股份有限公司 沟槽式功率金氧半场效晶体管的制作方法
JP5704039B2 (ja) * 2011-10-06 2015-04-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
CN103247529B (zh) * 2012-02-10 2016-08-03 无锡华润上华半导体有限公司 一种沟槽场效应器件及其制作方法
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US8642425B2 (en) * 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
JP2013258333A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 電力用半導体装置
CN103578952B (zh) * 2012-08-09 2016-12-28 中国科学院微电子研究所 半导体器件制造方法
JP6056292B2 (ja) * 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
CN103824764A (zh) * 2012-11-19 2014-05-28 上海华虹宏力半导体制造有限公司 一种沟槽型mos器件中沟槽栅的制备方法
TWI521693B (zh) 2012-11-27 2016-02-11 財團法人工業技術研究院 蕭基能障二極體及其製造方法
CN103943503A (zh) * 2013-01-23 2014-07-23 上海华虹宏力半导体制造有限公司 Mosfet的bto结构制造工艺方法
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
US9349856B2 (en) * 2013-03-26 2016-05-24 Toyoda Gosei Co., Ltd. Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
JP2014207403A (ja) * 2013-04-16 2014-10-30 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6131689B2 (ja) * 2013-04-16 2017-05-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN103311112B (zh) * 2013-06-14 2016-01-27 矽力杰半导体技术(杭州)有限公司 在沟槽内形成多晶硅的方法
US9570570B2 (en) * 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
US9666663B2 (en) * 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
CN104008975A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽型功率mos晶体管的制造方法
CN104022041A (zh) * 2014-06-09 2014-09-03 苏州东微半导体有限公司 一种沟槽型mos晶体管的制造方法
CN104008976A (zh) * 2014-06-09 2014-08-27 苏州东微半导体有限公司 一种沟槽功率器件的制造方法
EP3183753A4 (en) 2014-08-19 2018-01-10 Vishay-Siliconix Electronic circuit
CN105632931B (zh) * 2014-11-04 2020-04-28 台湾积体电路制造股份有限公司 半导体器件的制造方法及半导体器件
JP6514035B2 (ja) * 2015-05-27 2019-05-15 株式会社豊田中央研究所 半導体装置
CN106910767A (zh) * 2015-12-23 2017-06-30 株洲南车时代电气股份有限公司 沟槽栅igbt制作方法及沟槽栅igbt
CN105514022B (zh) * 2015-12-31 2018-04-17 上海华虹宏力半导体制造有限公司 在沟槽内部表面形成场氧化硅的方法
CN105702570A (zh) * 2016-01-29 2016-06-22 上海华虹宏力半导体制造有限公司 沟槽型mos器件中沟槽底部形成屏蔽膜层的方法
JP6724844B2 (ja) * 2017-03-30 2020-07-15 豊田合成株式会社 半導体装置
DE102017108738B4 (de) * 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
KR102471277B1 (ko) 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
CN112447507A (zh) * 2019-08-30 2021-03-05 株洲中车时代半导体有限公司 一种提高沟槽栅击穿特性的goi测试样片制造方法
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN111180316A (zh) * 2020-02-22 2020-05-19 重庆伟特森电子科技有限公司 一种碳化硅厚底氧化层沟槽mos制备方法
CN111477679B (zh) * 2020-04-17 2023-06-13 重庆伟特森电子科技有限公司 不对称沟槽型SiC-MOSFET栅的制备方法
CN111489963B (zh) * 2020-04-17 2023-04-18 重庆伟特森电子科技有限公司 一种沟槽转角处具有厚栅氧化层的SiC-MOSFET栅的制备方法
CN111489961A (zh) * 2020-04-17 2020-08-04 重庆伟特森电子科技有限公司 沟槽转角处栅氧具有高场强承受力的SiC-MOSFET栅的制备方法
CN111403487B (zh) * 2020-05-07 2024-02-06 创能动力科技有限公司 一种集成mosfet及二极管的半导体装置及其制造方法
US11527618B2 (en) 2020-07-18 2022-12-13 Semiconductor Components Industries, Llc Up-diffusion suppression in a power MOSFET
US11855140B2 (en) 2020-09-29 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Gate oxide of nanostructure transistor with increased corner thickness
CN112309975B (zh) * 2020-10-27 2024-02-02 杭州士兰微电子股份有限公司 双向功率器件的制造方法
CN113066867B (zh) * 2021-03-15 2022-09-09 无锡新洁能股份有限公司 高可靠的碳化硅mosfet器件及其工艺方法
US11302776B1 (en) 2021-05-31 2022-04-12 Genesic Semiconductor Inc. Method and manufacture of robust, high-performance devices
US11830943B2 (en) * 2021-07-26 2023-11-28 Analog Power Conversion LLC RF SiC MOSFET with recessed gate dielectric
CN115513061A (zh) * 2022-11-22 2022-12-23 广东芯粤能半导体有限公司 半导体结构的制备方法及半导体结构

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US78814A (en) * 1868-06-09 John p
JP2647884B2 (ja) * 1988-01-27 1997-08-27 株式会社日立製作所 半導体装置の製造方法
US4967245A (en) * 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
JPH06232163A (ja) * 1993-02-05 1994-08-19 Omron Corp 縦型ｍｏｓｆｅｔ装置及びその製造方法
US5357397A (en) * 1993-03-15 1994-10-18 Hewlett-Packard Company Electric field emitter device for electrostatic discharge protection of integrated circuits
US5843581A (en) * 1993-06-03 1998-12-01 Cryovac, Inc. Barrier blend and food packaging film containing the blend
US5773871A (en) * 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
JPH07122749A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
US5529943A (en) * 1994-09-30 1996-06-25 United Microelectronics Corporation Method of making buried bit line ROM with low bit line resistance
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
KR0159075B1 (ko) * 1995-11-11 1998-12-01 김광호 트렌치 dmos장치 및 그의 제조방법
JPH09181304A (ja) * 1995-12-21 1997-07-11 Toyota Motor Corp 半導体装置及びその製造方法
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
JPH09246550A (ja) * 1996-03-05 1997-09-19 Toyota Central Res & Dev Lab Inc 半導体装置，半導体装置の製造方法，絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法
JPH09266309A (ja) * 1996-03-27 1997-10-07 Toyota Central Res & Dev Lab Inc 半導体装置およびその製造方法
US5770878A (en) * 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
JPH09283535A (ja) * 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
US6236099B1 (en) * 1996-04-22 2001-05-22 International Rectifier Corp. Trench MOS device and process for radhard device
US5872392A (en) * 1996-04-30 1999-02-16 Nippon Steel Corporation Semiconductor device and a method of fabricating the same
US5824580A (en) 1996-07-30 1998-10-20 International Business Machines Corporation Method of manufacturing an insulated gate field effect transistor
US5937296A (en) * 1996-12-20 1999-08-10 Siemens Aktiengesellschaft Memory cell that includes a vertical transistor and a trench capacitor
JP3904648B2 (ja) * 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
JPH10294456A (ja) * 1997-04-17 1998-11-04 Toshiba Corp 半導体装置
US5851900A (en) * 1997-04-28 1998-12-22 Mosel Vitelic Inc. Method of manufacturing a shallow trench isolation for a semiconductor device
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
US5981356A (en) * 1997-07-28 1999-11-09 Integrated Device Technology, Inc. Isolation trenches with protected corners
US6206970B1 (en) * 1997-09-03 2001-03-27 Micron Technology, Inc. Semiconductor wafer processor, semiconductor processor gas filtering system and semiconductor processing methods
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US6383864B2 (en) * 1997-09-30 2002-05-07 Siemens Aktiengesellschaft Memory cell for dynamic random access memory (DRAM)
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
US6960818B1 (en) * 1997-12-30 2005-11-01 Siemens Aktiengesellschaft Recessed shallow trench isolation structure nitride liner and method for making same
US6091105A (en) * 1998-03-30 2000-07-18 Advanced Micro Devices, Inc. Method of making a self-aligned dopant enhanced RTA MOSFET
US5989978A (en) * 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US6074909A (en) * 1998-07-31 2000-06-13 Siemens Aktiengesellschaft Apparatus and method for forming controlled deep trench top isolation layers
US6143624A (en) * 1998-10-14 2000-11-07 Advanced Micro Devices, Inc. Shallow trench isolation formation with spacer-assisted ion implantation
US6150219A (en) * 1998-11-19 2000-11-21 United Microelectronics Corp. Method for fabricating a high bias device
US6144054A (en) * 1998-12-04 2000-11-07 International Business Machines Corporation DRAM cell having an annular signal transfer region
US6235606B1 (en) * 1999-01-04 2001-05-22 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6165882A (en) * 1999-04-02 2000-12-26 Advanced Micro Devices, Inc. Polysilicon gate having a metal plug, for reduced gate resistance, within a trench extending into the polysilicon layer of the gate
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6200881B1 (en) * 1999-07-23 2001-03-13 Worldwide Semiconductor Manufacturing Corp. Method of forming a shallow trench isolation
US6265295B1 (en) * 1999-09-03 2001-07-24 Taiwan Semiconductor Manufacturing Company Method of preventing tilting over
US6344415B1 (en) * 1999-09-15 2002-02-05 United Microelectronics Corp. Method for forming a shallow trench isolation structure
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6784505B2 (en) 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US6919259B2 (en) * 2002-10-21 2005-07-19 Taiwan Semiconductor Manufacturing Co., Ltd Method for STI etching using endpoint detection
US6903013B2 (en) * 2003-05-16 2005-06-07 Chartered Semiconductor Manufacturing Ltd. Method to fill a trench and tunnel by using ALD seed layer and electroless plating
US6800509B1 (en) * 2003-06-24 2004-10-05 Anpec Electronics Corporation Process for enhancement of voltage endurance and reduction of parasitic capacitance for a trench power MOSFET
JP2005026380A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
US7078814B2 (en) 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI414019B (zh) * 2008-09-11 2013-11-01 He Jian Technology Suzhou Co Ltd 一種閘氧化層的製造方法
TWI715711B (zh) * 2017-01-25 2021-01-11 聯華電子股份有限公司 半導體元件及其製造方法

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