KR101968825B1 - 두 층을 포함하는 전계 전극을 갖는 트랜지스터 디바이스 - Google Patents

두 층을 포함하는 전계 전극을 갖는 트랜지스터 디바이스 Download PDF

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Abstract

트랜지스터 디바이스 및 트랜지스터 디바이스를 생성하는 방법이 개시된다. 트랜지스터 디바이스는, 소스 영역, 바디 영역 및 드리프트 영역―바디 영역은 소스 영역과 드리프트 영역 사이에 배열됨―과, 바디 영역에 인접하고 게이트 유전체에 의해 바디 영역으로부터 전기 절연되는 게이트 전극과, 드리프트 영역에 인접하고 전계 전극 유전체에 의해 드리프트 영역으로부터 전기 절연되는 전계 전극을 포함한다. 전계 전극은 적어도 두 층의 상이한 전기 전도성 재료를 포함한다.

Description

두 층을 포함하는 전계 전극을 갖는 트랜지스터 디바이스{TRANSISTOR DEVICE WITH A FIELD ELECTRODE INCLUDING TWO LAYERS}
본 개시는 일반적으로 트랜지스터 디바이스에 관한 것으로, 특히 전계 전극을 갖는 전계 효과 제어 트랜지스터 디바이스에 관한 것이다.
절연된 게이트 전극을 갖는 전계 효과 제어 트랜지스터 디바이스는 자동차, 산업용, 가정용, 또는 소비자 전자 응용 기기 등과 같은 복수의 상이한 전자 응용기기에서의 전자 스위치로서 널리 사용된다. 게이트 전극("M"으로 표현됨)은 반드시 금속을 포함하지는 않고 게이트 유전체("O"로 표현됨)는 반드시 산화물을 포함하지는 않지만 이들 유형의 트랜지스터는 일반적으로 전력 MOS(금속 산화물 반도체) 트랜지스터로서 지칭된다. MOS 트랜지스터는 MOSFET(금속 산화물 전계 효과 트랜지스터) 및 IGBT(절연된 게이트 쌍극 트랜지스터)를 포함한다.
하나의 특정 타입의 전력 MOS 트랜지스터는 트랜지스터의 스위칭 상태(온 또는 오프)를 제어하는 게이트 전극과, 드리프트 영역에 인접하고 전계 전극 유전체에 의해 드리프트 영역으로부터 전기 절연되는 전계 전극을 포함한다. 전계 전극은 MOS 트랜지스터가 스위치 오프할 때 충전되고 MOS 트랜지스터가 다시 스위치 온 될 때 방전된다. 스위칭 동작, 즉, 얼마나 빨리 MOS 트랜지스터 디바이스가 스위치 오프하고 스위치 온 하는지는 얼마나 빠르게 전계 전극이 충전되고 방전되는지에 의존한다.
트랜지스터 디바이스에 예측가능한 스위칭 동작을 제공하는 것이 필요하다.
일례는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는, 소스 영역, 바디 영역, 드리프트 영역, 게이트 전극, 게이트 유전체, 전계 전극 및 전계 전극 유전체를 포함한다. 바디 영역은 소스 영역과 드리프트 영역 사이에 배열된다. 게이트 전극은 바디 영역에 인접하고 게이트 유전체에 의해 바디 영역으로부터 전기 절연되고, 전계 전극은 드리프트 영역에 인접하고 전계 전극 유전체에 의해 드리프트 영역으로부터 전기 절연된다. 전계 전극은 적어도 두 층의 상이한 전기 전도성 재료를 포함한다.
다른 예는 방법에 관한 것이다. 방법은 바디 영역이 소스 영역과 드리프트 영역 사이에 배열되도록 반도체 바디에 소스 영역, 바디 영역 및 드리프트 영역을 형성하는 단계와, 바디 영역에 인접하고 게이트 유전체에 의해 바디 영역으로부터 전기 절연되는 게이트 전극을 형성하는 단계를 포함한다. 방법은 전계 전극이 적어도 두 층의 상이한 전기 전도성 재료를 포함하도록 드리프트 영역에 인접하고 전계 전극 유전체에 의해 드리프트 영역으로부터 전기 절연되는 전계 전극을 형성하는 단계를 포함한다.
예들이 도면과 관련하여 이하에서 설명된다. 도면들은 특정 원리를 예시하는 역할을 하여, 이들 원리를 이해하기 위해 필요한 측면들만이 도시된다. 도면은 일정 비율로 도시되지 않는다. 도면에서, 동일한 참조 부호는 유사한 특징들을 나타낸다.
도 1은 일례에 따른 트랜지스터 디바이스의 수직 횡단면도를 도시한다.
도 2a 및 2b는 각각 도 1에 도시된 타입의 트랜지스터 디바이스의 정면도 및 수직 단면도를 도시한다.
도 3은 폴리실리콘과 같은, 전도 재료의 층을 개략적으로 도시한다.
도 4a 내지 4g는 트랜지스터 디바이스의 전계 전극 및 전계 전극 유전체를 형성하는 것으로부터 방법의 일례를 도시한다.
도 5는 다른 예시에 따른 트랜지스터 디바이스의 수직 횡단면도를 도시한다.
도 6은 다른 예시에 따른 트랜지스터 디바이스의 수직 횡단면도를 도시한다.
도 7은 또 다른 예시에 따른 트랜지스터 디바이스의 수직 횡단면도를 도시한다.
다음의 상세한 설명에서, 첨부 도면에 대한 참조가 이루어진다. 도면은 설명의 일부를 형성하고 예시로서 본 발명이 실시될 수 있는 특정 실시예를 도시한다. 달리 특별하게 언급되지 않는다면, 본원에서 설명된 다양한 실시예의 특징들이 서로 조합될 수 있음을 이해할 것이다.
도 1은 일례에 따른 트랜지스터 디바이스의 하나의 단면의 수직 횡단면도를 도시한다. 트랜지스터 디바이스는 제 1 표면을 갖는 반도체 바디(100)를 포함한다. 도 1은 반도체 바디(100)의 수직 단면도를 도시하고, 즉, 도 1은 제 1 표면(101)에 수직인 수직 단면 평면의 반도체 바디(100)를 도시한다. 일례에 따르면, 반도체 바디(100)는 단결정 반도체 바디이다. 반도체 바디(100)는 실리콘(Si), 탄화 규소(SiC) 등과 같은 통상적인 반도체 재료를 포함할 수 있다.
트랜지스터 디바이스는 적어도 하나의 트랜지스터 셀을 포함하고 복수의 트랜지스터 셀을 포함할 수 있다. 도 1에서, 이들 다수의 트랜지스터 셀이 도시되고, 이들 트랜지스터 셀 중 하나는 파선으로 도시되고 도 1에서 참조 부호(10)으로 라벨링된다. 적어도 하나의 트랜지스터 셀(10)은 소스 영역(13), 바디 영역(12) 및 드리프트 영역(11)을 포함하고, 바디 영역(12)은 소스 영역(13)과 드리프트 영역(11) 사이에 배열되고 드리프트 영역(11)으로부터 소스 영역(13)을 분리한다. 활성 디바이스 영역으로서 또한 지칭될 수 있는 이들 영역은 반도체 바디(100) 내의 도핑된 반도체 영역이다. 게이트 전극(21)은 바디 영역(12)에 인접하고 게이트 유전체(22)에 의해 바디 영역(12)으로부터 전기 절연된다. 또한, 적어도 하나의 트랜지스터 셀(10)은 드리프트 영역(11)에 인접하고 전계 전극 유전체(32)에 의해 드리프트 영역(11)으로부터 전기 절연되는 전계 전극(31)을 포함한다.
도 1을 참조하면, 게이트 전극(21)은 도 1에 개략적으로만 도시되는 게이트 노드 G에 전기적으로 연결되고, 소스 영역(13) 및 바디 영역(12)은 각각 소스 노드 S에 전기적으로 연결된다. 소스 노드 S와 소스 영역(13)과 바디 영역(12) 사이의 전기 접속은 각각 도 1에 개략적으로만 도시된다. 또한, 트랜지스터 디바이스는 드레인 노드 D에 연결되는 드레인 영역을 포함할 수 있다. 드레인 영역(14)은 드리프트 영역(11)이 바디 영역(12)과 드레인 영역(14) 사이에 위치되도록 배열된다. 적어도 하나의 트랜지스터 셀(10)의 전계 전극(31)은 소스 노드 S 또는 게이트 노드 G에 연결된다. 이 연결은 도 1에서 개략적으로만 도시된다.
도 1에 도시된 바와 같이, 트랜지스터 디바이스가 복수의 트랜지스터 셀을 포함한다면, 개별 트랜지스터 셀의 게이트 전극(21)이 게이트 노드 G에 연결되고 개별 트랜지스터 셀의 바디 및 소스 영역(12, 13)이 소스 노드 S에 연결되어 개별 트랜지스터 셀이 병렬로 연결된다. 도 1을 참조하면, 두(이웃) 트랜지스터 셀은 하나의 소스 영역(13)과 하나의 바디 영역(12)을 공유할 수 있고 두(다른) 이웃 트랜지스터 셀은 하나의 게이트 전극(21) 및 하나의 전계 전극(31)을 공유할 수 있다. 드리프트 영역(11) 및 드레인 영역(14)은 복수의 트랜지스터 셀(10)에 의해 공유될 수 있다.
도 1에 도시된 예시에서, 적어도 하나의 트랜지스터 셀(10)의 전계 전극(31) 및 게이트 전극(21)은 이하에서 제 1 트렌치로서 지칭될 공통 트렌치에 배열된다. 제 1 트렌치는 수직 방향 z로 제 1 표면(101)으로부터 반도체 바디(100)로 연장한다. 소스 영역(13), 바디 영역(12) 및 드리프트 영역(11)은 수직 방향 z로 연속적으로 배열된다. 제 1 트렌치에서, 게이트 전극(21)은 전계 전극(31)보다 제 1 표면(101)에 더 가까워서 제 1 표면(101)에서 봤을 때, 전계 전극(31)이 게이트 전극(21) 아래에 배열된다. 제 1 트렌치에서, 게이트 전극(21) 및 전계 전극(31)은 이하에서 중간 유전체로서 지칭되는 유전체 층(33)에 의해 서로 전기 절연된다.
도 1에 도시된 예시에서 제 1 트렌치의 게이트 전극(21) 밑에 매립된 전계 전극(31)이 소스 노드 S 및 게이트 노드 G 중 하나에 전기적으로 연결될 수 있는 하나의 방법이 도 2a 및 도 2b에 도시된다. 도 2a는 수평 단면 평면 A-A로 도 1에 도시된 타입의 트랜지스터 디바이스의 하나의 단면의 수평 횡단면도를 도시하고, 도 2b는 단면 평면 B-B로 도 2a에 도시된 디바이스의 수직 횡단면도를 도시한다. 수평 단면 평면 A-A는 전계 전극(31)을 통과하여 절단하였고, 수직 단면 평면 B-B는 전계 전극(31) 및 게이트 전극(21)을 통과하여 절단하였다.
도 2a는 게이트 전극(21) 및 대응하는 게이트 유전체(22) 및 전계 전극(31) 및 대응하는 전계 전극 유전체(32)를 각각 포함하는 두 트렌치의 정면도를 도시하고, 전계 전극(31) 및 전계 전극 유전체(32)는 도 2a에서 보이지 않는다. 이 예시에서, 트렌치는 반도체 바디(100)의 제 1 수평 방향 x로 연장된다. 도 2b는 트렌치 밑에, 즉, 전계 전극(31) 및 전계 전극 유전체(32) 밑에 위치된 드리프트 영역(11)의 이들 트렌치 및 단면 중 하나의 수직 횡단면도를 도시한다. 도 2a 및 도 2b를 참조하면, 각각의 제 1 트렌치의 세로 단에서, 개별적인 전계 전극(31)이 접촉 전극(41)에 전기적으로 연결된다. 이 접촉 전극(41)은 게이트 전극(21)의 옆의 각각의 트렌치의 세로 단에 배열되고, 트렌치의 세로 단 이전에 끝난다. 도 2b를 참조하면, 접촉 전극(41)은 제 1 표면(101)으로 연장하여 소스 노드 S 또는 게이트 노드 G에 전기적으로 연결되기 위해 접촉될 수 있다. 접촉 전극(41)과 소스 노드 S 및 게이트 노드 G 중 하나의 전기 접속은 도 2b에 개략적으로만 도시된다. 접촉 전극(41)은 다른 유전체 층(42)에 의해, 게이트 전극(21)으로부터 그리고 반도체 바디(100) 및 드리프트 영역(11) 각각으로부터 전기 절연된다.
트랜지스터 디바이스는 n-타입 트랜지스터 디바이스 및 p-타입 트랜지스터 디바이스 중 하나가 될 수 있다. n-타입 트랜지스터 디바이스에서, 소스 영역(13) 및 드리프트 영역(11)은 n-도핑된 반도체 영역이고 바디 영역(12)은 p-도핑된 반도체 영역이다. p-타입 트랜지스터 디바이스에서, 소스 영역(13) 및 드리프트 영역(11)은 p-도핑된 반도체 영역이고 바디 영역(12)은 n-도핑된 반도체 영역이다. 트랜지스터 디바이스는 MOSFET(금속 산화 반도체 전계 효과 트랜지스터) 또는 IGBT(절연된 게이트 쌍극 트랜지스터)로서 구현될 수 있다. MOSFET에서, 드레인 영역(14)은 드리프트 영역(11)으로서 동일한 도핑 타입을 갖지만, 드리프트 영역 보다 더 고농도로 도핑된다. IGBT에서, 드레인 영역(14)(컬렉터 영역으로서 또한 지칭될 수 있음)은 드리프트 영역(11)의 도핑 타입에 대해 상호보완적인 도핑 타입을 갖는다. 또한, 트랜지스터 디바이스는 인핸스먼트(enhancement) 디바이스(정상 오프 디바이스) 또는 디플리션(depletion) 디바이스(정상 온 디바이스)로서 구현될 수 있다. 인핸스먼트 디바이스에서, 바디 영역(12)은 게이트 유전체(22)에 인접한다. 디플리션 디바이스에서, 소스 영역(13) 및 드리프트 영역(11)과 동일한 도핑 타입의 채널 영역(15)이 존재한다. 이 채널 영역은 게이트 유전체(22)와 바디 영역(12) 사이에 배열되고 소스 영역(13)으로부터 드리프트 영역(11)으로 연장된다. 선택적 채널 영역(15)은 도 1에서 파선으로 도시된다. 일례에 따르면, 상술된 개별 디바이스 영역의 도핑 농도는, 소스 영역은 1E18 cm-3과 1E21 cm-3 사이이고, 바디 영역은 1E16 cm-3과 1E19cm-3 사이이고, 드리프트 영역은 1E13cm-3과 1E18cm-3 사이이고, 드레인 영역은 1E18cm-3과 1E21cm-3 사이이고, 채널 영역은 1E17cm-3과 1E19cm- 3사이이다.
트랜지스터 디바이스는 게이트 노드 G와 소스 노드 S 사이에 인가되는 구동 전압(게이트 소스 전압) VGS에 따라 스위치 온 또는 스위치 오프된다. 구동 전압 VGS이 소스 영역(13)과 드리프트 영역(11) 사이의 게이트 유전체(22)를 따르는 전도 채널이 존재하게 할 때 트랜지스터 디바이스는 온 상태이고, 게이트 유전체(22)를 따르는 전도 채널이 차단되게 할 때 트랜지스터 디바이스는 오프 상태이다. 구동 전압 VGS이 게이트 유전체(22)를 따라 바디 영역(12)에 반전 채널이 존재하게 한다면 인핸스먼트 디바이스는, 예를 들어, 온 상태이다. 인핸스먼트 디바이스는 이러한 반전 채널이 존재하지 않는 경우 오프 상태이다. 디플리션 디바이스는 구동 전압 VGS이 전도 채널(15)을 공핍(차단)되게 할 때 오프 상태이고, 구동 전압 VGS이 전도 채널(15)을 차단되게 하지 않을 때 온 상태이다.
트랜지스터 디바이스가 인핸스먼트 디바이스 또는 디플리션 디바이스인지 여부와는 상관 없이 공간 충전 영역(디플리션 영역)은 드리프트 영역(11)과 바디 영역(12) 사이의 pn-접합에서 시작하는 드리프트 영역(11)에서 확장되고, 트랜지스터 디바이스가 오프 상태일 때 언제든지 로드 경로 전압(드레인-소스 전압) VDS이 드레인 노드 D와 소스 노드 S 사이에 인가되어 pn-접합을 반대로 바이어싱한다. n-타입 트랜지스터 디바이스에서, 예를 들어, 드레인-소스 전압 VDS이 양의 전압이면, 즉, 드레인 노드 D에서의 전위가 소스 노드 S에서의 전위보다 높으면, pn-접합이 반대로 바이어싱된다. 드리프트 영역(11)에서 확장되는 디플리션 영역은 드리프트 영역(11)에서의 도펀트 원자의 이온화 및 바디 영역(12)에서의 도펀트 원자의 이온화와 연관된다. 각각의 반도체 영역이 n-도핑될 때 이온화된 도펀트 원자는 양의 전하를 갖고 각각의 반도체 영역이 p-도핑될 때 음의 전하를 갖는다. 즉, 드리프트 영역(11)이 n-도핑되고 바디 영역(12)이 p-도핑되면, 각각 드리프트 영역(11)에 양의 도펀트 전하가 존재하고 바디 영역(11)에 음의 도펀트 전하가 존재한다. 드리프트 영역(11)에서 각각의 이온화된 도펀트 원자는 반대 타입의 카운터 전하를 갖는다. 도 1에 도시된 타입의 트랜지스터 디바이스에서, 이 카운터 전하는 바디 영역(12)의 이온화된 도펀트 원자이거나 전계 전극(31)의 개별 전하이다. 이것은 이하에서 설명된다.
설명의 목적을 위해, 트랜지스터 디바이스는 n-타입 트랜지스터 디바이스이고 양의 드레인-소스 전압 VDS이 드레인 노드 D와 소스 노드 S 사이에 인가된다고 가정한다. 양의 드레인-소스 전압 VDS에 의해, 드리프트 영역(11)에서의 전위는 드레인 영역(14)에 대해 증가한다. 전계 전극(31)은 소스 노드 또는 게이트 노드에 연결되었는지 여부에 따라 소스 노드 S 또는 게이트 노드 G의 전위를 갖는다. 단지 설명의 목적을 위해, 전계 전극(31)의 전위는 소스 노드 S의 전위와 동일하다고 가정한다. 따라서, 전계 전극(31)의 전위는 드리프트 영역(11)의 전위에 비해 상대적으로 음이어서 전계 전극(31)은 드리프트 영역(11)에서 음의 카운터 전하를 이온화된 도펀트 전하에 제공한다. 이로 인해, 전계 전극(31)을 포함하지 않는 등가 트랜지스터 디바이스와 비교하여, 트랜지스터 디바이스의 성능을 차단하는 전압 감소 없이, 드리프트 영역(11)이 더 고농도로 도핑될 수 있다.
상술된 예시에서 소스 노드 S의 전위인 전계 전극(31)의 전위가 동일한 레벨로 유지되지만, 디플리션 영역이 드리프트 영역(11)에서 확장될 때 전계 전극(31)이 충전되고, 트랜지스터 디바이스가 다시 스위치 온 될 때 전계 전극(31)이 방전되어서 디플리션 영역이 사라진다. 얼마나 빠르게 트랜지스터 디바이스가 온 상태에서 오프 상태로 스위칭되고, 그 반대로 스위칭되는지는 트랜지스터 디바이스가 스위치 오프 될 때 얼마나 빠르게 전계 전극(31)이 충전되는지 그리고 트랜지스터 디바이스가 다시 스위치 온 될 때 얼마나 빠르게 방전되는지에 의존한다. 즉, 트랜지스터 디바이스의 온 상태에서도, 전계 전극(31)이 (완전하게) 방전되지 않는 한 드리프트 영역(11)의 디플리션 영역이 존재할 수 있다. 이 디플리션 영역은 온 상태의 드리프트 영역(11)의 전기 저항을 증가시킬 수 있고, 따라서, 트랜지스터 디바이스의 전도 손실을 증가시킬 수 있다.
트랜지스터 디바이스가 스위치 오프될 때 얼마나 빠르게 전계 전극(31)이 충전되는지 그리고 트랜지스터 디바이스가 스위치 온될 때 얼마나 빠르게 전계 전극(31)이 방전되는지는 전계 전극(31)과 소스 또는 게이트 노드 S, G 각각 사이의 전기 저항에 의존한다. 도 2에 도시된 디바이스 토폴로지에서, 전계 전극(31)은 세로 단에서 접촉 전극(41)에 연결되고 접촉 전극(41)을 통해 소스 또는 게이트 노드 S, G에 연결되고, 전계 전극(31)의 전기 저항 자체는 전계 전극(31)의 충전 및 방전 속도에 영향을 준다. 그 이유는 세로 단으로부터 이격되어 있는 전계 전극(31)의 단면이 세로 단과 이들 이격되어 있는 영역 사이에 위치하는 전계 전극(31)의 단면을 통해 충전 또는 방전되기 때문이다. 높은 스위칭 속도를 획득하기 위해 상대적으로 낮은 저항을 갖는 것이 바람직한 적용예가 존재할 수도 있고, 또는 트랜지스터 디바이스를 스위칭 온 또는 스위칭 오프하는 것과 관련하여 발생할 수 있는 기생 진동(parasitic oscillation)을 감쇄시키기 위해 상대적으로 높은 저항을 갖는 것이 바람직한 적용예가 존재할 수도 있다. 그럼에도 불구하고, 이들 적용예의 각각에서, 가능한 한 정확하게, 즉, 가장 최소로 가능한 확산으로 전계 전극(31)의 저항을 조정하는 것이 바람직하다.
통상적인 트랜지스터 디바이스에서, 전계 전극(31)은 고농도로 도핑된 폴리실리콘으로 구성될 수 있다. 도 3은 고농도로 도핑된 폴리실리콘의 높이 H, 폭 W 및 길이 L를 갖는 하나의 층을 개략적으로 도시한다. 제 1 세로 단 E1과 제 2 세로 단 E2 사이의 이 층의 전기 저항은 고농도로 도핑된 폴리실리콘의 길이 L, 폭 W, 및 높이 H의 도핑 농도에 의존한다. 폭 W과 높이 H의 각각이 약 100 나노미터와 같은 특정 임계치 초과이면, 전기 저항은 높이 H 및 폭 W의 각각에 실질적으로 선형적으로 의존한다. 그러나, 이들 파라미터 중 하나가 임계치보다 작으면, 비선형 효과가 발생할 수 있다. 예를 들어, 폭 W가 100nm와 같이 임계치보다 작으면, 전기 저항의 변형이 발생할 수 있어서 폭 W에 더 이상 선형적으로 의존하지 않는다.
도 1에 도시된 전계 전극(31)과 같은 전계 전극에서, 전계 전극(31)의 폭 W이 100 나노미터와 같이, 특정 임계치보다 작다면, 이들 전기 저항의 비선형 효과가 발생할 수 있다. 이는 전계 전극을 포함하는 트렌치가 임계치보다 작은 폭을 갖도록 형성된다면 발생할 수 있다. 또한, 프로세스 변형은 트렌치가 임계치보다 작은 폭을 갖게 할 수 있다. 즉, 원하는 트렌치의 폭은 임계치보다 크지만, 트렌치 형성 프로세스에서의 변형 때문에 더 좁은 트렌치가 발생할 수 있다. 그러나, 트랜지스터 디바이스의 크기를 감소시키기 위해, 전계 전극(31)의 폭 W을 예를 들어 100 나노미터 이하로 감소시키는 것이 바람직할 수 있다. 이러한 폭 W의 감소는 피치 p의 감소에 따를 수 있다. 피치 p는 예를 들어, 제 1 트렌치에 이웃하는 두 중심 간격과 같은, 트랜지스터 디바이스에서 대응하는 피쳐들 사이의 거리이다.
위에서 개략된 문제점을 회피하고 트랜지스터 디바이스의 예상가능한 스위칭 동작을 달성하기 위해, 전계 전극(31)은 적어도 두 층(311, 312)의 상이한 전기 전도 재료를 포함한다. 도 1에 도시된 예시에서, 전계 전극(31)은 두 층, 제 1 전극 유전체(31)에 인접한 제 1 층(311), 및 제 1 층(311)에 인접한 제 2 층(312)을 포함한다. 도 2a 및 도 2b를 참조하면, 두 층(311, 312)은 전계 전극(31)의 세로 방향을 따라 연장된다. 일례에 따르면, 전계 전극(31)과 유사한 접촉 전극(41)은 전계 전극(31)의 두 층과 같은 동일한 타입의 두 층(도 2a에서 파선으로 도시됨)을 포함할 수 있다.
일례에 따르면, 제 1 층(311)은 금속, 질화 금속, 및 규화 금속으로부터 선택된 제 1 재료를 포함한다. 일례에 따르면, 금속은 티타늄(Ti), 텅스텐(W), 코발트(Co) 및 탄탈륨(Ta) 중 하나이다. 일례에 따르면, 제 2 층(312)은 폴리실리콘을 포함한다. 일례에 따르면, 제 1 층(311)의 두께 d는 5 나노미터와 50 나노미터 사이이다. 도 1에 도시된 예시에서, 전계 전극(31)의 전체 폭 W은 제 1 층(311)의 두께 d 더하기 제 2 층(312)의 두께의 두 배로 주어진다.
100 나노 미터 미만의 두께 d를 갖는 폴리실리콘, 금속, 질화 금속 또는 규화 금속 층이 비선형 저항 효과를 나타내지 않는 것과는 달리 제 1 금속 층(311)의 전기 저항은 두께 d에 대해 실질적으로 비례하여 제 1 재료 층(311)의 전기 저항은 제 1 재료 층(311)의 두께 d를 적합하게 조정함으로써 조정될 수 있다. 이러한 금속, 질화 금속, 또는 규화 금속 층은 이들 비선형 효과를 포함하는 것 없이 수 나노미터 또는 1 나노미터 미만으로도 감소될 수 있다. 일례에 따르면, 제 1 재료 층(311)은 제 2 재료 층(312)보다 낮은 전기 저항을 갖도록 생성되어 전체 전기 저항은 제 1 재료 층(311)에 의해 좌우된다. 이 경우에, 제 2 층(312)의 전기 저항의 비선형 효과는, 발생한다면, 트랜지스터 디바이스의 스위칭 동작에 부정적으로 영향을 주지 않는다. 또한, 이하에서 더 자세하게 설명되는 바와 같이, 제 1 재료 층(311)은 증착 프로세스를 사용하여 생성될 수 있고 제 1 재료 층(311)의 두께가 정확하게 제어될 수 있어서, 제 1 재료 층(311)의 저항이 정확하게 조정될 수 있다.
도 4a 내지 4g는 도 1에 도시된 타입의 전계 전극(31)을 형성하는 방법의 일례를 도시한다. 도 4a 내지 4g의 각각은, 제조 프로세스 동안, 하나의 전계 전극이 형성될 반도체 바디(100)의 하나의 섹션을 도시한다.
도 4a를 참조하면, 방법은 반도체 바디(100)의 제 1 표면(101)에 제 1 트렌치(110)를 형성하는 단계를 포함한다. 제 1 트렌치를 형성하는 단계는 에칭 마스크(201)(도 4a에서 파선으로 도시됨)를 사용하는 에칭 프로세스를 포함할 수 있어서 트렌치(110)는 에칭 마스크(201)에 의해 커버되지 않은 제 1 표면(101)의 영역에 에칭된다.
도 4b를 참조하면, 방법은 제 1 트렌치(110)의 측벽 및 저면 상에 유전체 층(32')을 형성하는 단계를 더 포함한다. 도 4b에 도시된 예시에서, 유전체 층(32')을 형성하는 단계는 또한 제 1 표면(110) 상에 유전체 층(32')을 형성하는 단계를 포함한다. 유전체 층(32')을 형성하는 단계는 산화 및 증착 프로세스 중 적어도 하나를 포함할 수 있다. 일례에 따르면, 유전체 층(32')은 예를 들어, 산화물 또는 질화물과 같은 오직 하나의 타입의 재료를 포함한다. 다른 예시에 따르면, 유전체 층(32')은 상이한 재료의 둘 이상의 층을 갖는 층 스택(도시되지 않음)을 포함한다.
도 4c를 참조하면, 방법은 제 1 재료의 층(311')을 형성하는 단계를 더 포함하고, 이 층(311')은 완성된 전계 전극에서 제 1 재료 층(311)을 형성한다. 일례에 따르면, 층(311')을 형성하는 단계는 층(311')을 증착하는 단계를 포함하여 유전체 층(32')을 완전하게 커버한다. 즉, 이 예시에서, 층(311)은 제 1 트렌치의 저면 및 측벽 위의 그리고 제 1 표면(101) 위의 유전체 층(32')의 상부에 형성된다. 층(311')을 형성하는 단계는 ALD(원자 층 증착 프로세스)를 포함할 수 있다. 이 타입의 프로세서에서, 예를 들어, 층(311')의 두께가 정확하게 제어될 수 있다.
도 4d를 참조하면, 방법은 제 2 재료의 층(312')을 형성하는 단계를 더 포함하고, 이 층(312')은 완성된 전계 전극(31)에 제 2 재료 층(312)을 형성한다. 도 4d를 참조하면, 층(312')을 형성하는 단계는 재료 층(311')이 형성된 이후에 층(311')을 완전하게 커버하고 잔류 트렌치를 완전하게 채우도록 층(312')을 형성하는 단계를 포함한다. 일례에 따르면, 층(312')을 형성하는 단계는 층(312')을 증착하는 단계를 포함한다.
도 4e를 참조하면, 방법은 층(311' 및 312')을 다시 에칭하는 단계를 더 포함하여서, 전계 전극(31)의 제 1 층 및 제 2 층(311, 312)을 형성한다. 일례에 따르면, 층(311' 312')을 다시 에칭하는 단계는 에천트를 사용하여 층(311' 312')을 에칭하는 단계를 포함하여 트렌치(112)가 전계 전극(31) 위에 형성되고 전계 전극(31)은 원하는 크기를 갖는다. 층(311' 및 312')은 건식 에칭 프로세스와 같은, 하나의 에칭 프로세스에서 함께 에칭될 수 있다. 다른 예시에 따르면, 이들 층(311', 312')은 분리하여 에칭된다. 제 2 층(312')은 제 1 프로세스에서 에칭될 수 있고, 제 1 층(311')은 제 2 프로세스에서 에칭될 수 있다. 예를 들어, 제 1 프로세스는 건식 에칭 프로세스이고 제 2 프로세스는 선택적인 습식 에칭 프로세스이다.
도 4f를 참조하면, 방법은 전계 전극(31) 아래로 유전체 층(32')을 에칭하는 단계를 더 포함하여 전계 전극 유전체(32)를 형성한다. 일례에 따르면, 유전체 층(32')은 유전체 층을 에칭하는데 사용되는 산화물 및 에천트를 포함하며 플루오르화 수소산(HF)을 포함한다.
도 4g를 참조하면, 방법은 게이트 전극(22)으로부터 전계 전극(31)을 분리하는 중간 유전체 층(33)을 형성하는 단계를 더 포함한다. 중간 유전체 층(33)을 형성하는 단계는 HDP(고농도 플라즈마) 증착 프로세스를 포함할 수 있다. 중간 유전체 층(33)은 유전체 층(32')과 동일한 타입의 재료 또는 상이한 타입의 재료를 포함할 수 있다. 일례에 따르면, 중간 유전체 층(33)은 산화물을 포함한다.
또한, 방법은 도 1에 도시된 토폴로지를 획득하도록 중간 유전체 층(33) 위에 게이트 유전체(22) 및 게이트 전극(21)을 형성하는 단계를 포함한다. 게이트 유전체 층을 형성하는 단계는 산화 프로세스를 포함하고 게이트 전극(21)을 형성하는 단계는 게이트 유전체(22)를 형성한 이후에 남아있는 잔류 트렌치를 채우는 증착 프로세스를 포함할 수 있다. 도 4a 내지 4g에 도시된 반도체 바디(100)는 도 1에 도시된 디바이스의 드리프트 영역(11)의 도핑에 대응하는 기본 도핑을 가질 수 있다. 소스 영역(13), 및 바디 영역(12)은 제 1 표면(101)을 통해 반도체 바디(100)로 도펀트를 주입 및/또는 확산시킴으로써 형성될 수 있다. 드레인 영역(14)은 제 1 표면(101)에 대향하는 제 2 표면을 통해 반도체 바디(100)로 도펀트를 주입 및/또는 확산시킴으로써 형성될 수 있다. 대안으로, 반도체 바디는 드레인 영역의 원하는 도핑과 동일한 도핑을 갖는 반도체 기판과 드리프트 영역(11)의 원하는 도핑과 동일한 기본 도핑을 갖는 기판의 상부의 에피택셜 층을 포함한다. 이 경우에, 기판은 드레인 영역(14)을 형성하고, 에피택셜 층에서 게이트 및 전계 전극(21, 31) 및 개별적인 유전체 층(22, 32, 33), 소스 영역(13) 및 바디 영역(12)이 형성되고, 에피택셜 층의 나머지 섹션은 드리프트 영역(11)을 형성한다.
도 5는 다른 예시에 따른 트랜지스터 디바이스의 수직 횡단면도를 도시한다. 이 예시에서, 전계 전극(31) 및 게이트 전극(21)은 동일한 트렌치에 위치되지 않는다. 대신에, 게이트 전극(21)은 제 2 측방향 y로 전계 전극(31)을 갖는 제 1 트렌치로부터 이격되어 떨어진 제 2 트렌치에 위치된다.
도 6에 도시된, 또 다른 예시에 따르면, 전계 전극(31) 및 게이트 전극(21)은 동일한 트렌치에 위치되고, 게이트 전극(21)은 제 1 트렌치의 전계 전극(31)에 전기적으로 연결된다. 이 경우에, 전계 전극(31)은 게이트 전극(21)을 통해 게이트 노드에 전기적으로 연결된다.
도 7은 도 6에 도시된 트랜지스터 디바이스의 변경을 도시한다. 이 트랜지스터 디바이스에서, 하나의 트랜지스터 셀의 게이트 전극(21) 및 전계 전극(31)은 동일한 트렌치에 배열된다. 전계 전극(31)은 제 1 표면(101)으로 연장하여 게이트 전극(21)이 측방향으로 전계 전극(31)으로부터 이격되는 섹션이 존재한다. 게이트 전극(21)은 이들 섹션에서 유전체 층(34)에 의해 전계 전극(31)으로부터 전기 절연된다.

Claims (21)

  1. 트랜지스터 디바이스로서,
    소스 영역, 바디 영역 및 드리프트 영역―상기 바디 영역은 상기 소스 영역과 상기 드리프트 영역 사이에 배열됨―과,
    상기 바디 영역에 인접하고 게이트 유전체에 의해 상기 바디 영역으로부터 전기 절연(dielectrically insulated)되는 게이트 전극과,
    상기 드리프트 영역에 인접하고 전계 전극 유전체에 의해 상기 드리프트 영역으로부터 전기 절연되는 전계 전극을 포함하되,
    상기 전계 전극은 상이한 전기 전도성 재료로 이루어진 적어도 두 층을 포함하고,
    상기 적어도 두 층은 상기 전계 전극 유전체에 인접한 제 1 층 및 상기 제 1 층에 인접한 제 2 층을 포함하고,
    상기 제 1 층은,
    금속,
    질화 금속(metal nitride), 및
    규화 금속(metal silicide)으로 구성된 그룹으로부터 선택된 제 1 재료를 포함하는
    트랜지스터 디바이스.
  2. 제 1 항에 있어서,
    상기 금속은,
    티타늄(Ti),
    텅스텐(W),
    코발트(Co), 및
    탄탈륨(Ta)으로 구성된 그룹으로부터 선택되는
    트랜지스터 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 층은 폴리실리콘을 포함하는
    트랜지스터 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전계 전극 및 상기 전계 전극 유전체는 반도체 바디의 제 1 트렌치 내에 배열되는
    트랜지스터 디바이스.
  5. 제 4 항에 있어서,
    상기 게이트 전극 및 상기 게이트 유전체는 상기 제 1 트렌치 내에 배열되는
    트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    상기 게이트 전극은 상기 제 1 트렌치 내의 상기 전계 전극으로부터 전기 절연되는
    트랜지스터 디바이스.
  7. 제 5 항에 있어서,
    상기 게이트 전극은 상기 제 1 트렌치 내의 상기 전계 전극에 전기 접속되는
    트랜지스터 디바이스.
  8. 제 4 항에 있어서,
    상기 게이트 전극 및 상기 게이트 유전체는 상기 제 1 트렌치로부터 떨어져 이격된 제 2 트렌치 내에 배열되는
    트랜지스터 디바이스.
  9. 제 4 항에 있어서,
    상기 제 1 트렌치의 세로 단에서 상기 제 1 트렌치에 인접하는 제 3 트렌치와,
    상기 제 3 트렌치에서 상기 전계 전극에 전기 접속되는 접촉 전극을 더 포함하는
    트랜지스터 디바이스.
  10. 제 9 항에 있어서,
    상기 트랜지스터 디바이스는 복수의 전계 전극을 포함하고,
    상기 복수의 전계 전극의 각각은 상기 접촉 전극에 접속되는
    트랜지스터 디바이스.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 층은 상기 제 2 층보다 낮은 전기 저항을 갖는
    트랜지스터 디바이스.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 전계 전극의 폭은 100 나노미터보다 작은
    트랜지스터 디바이스.
  13. 바디 영역이 소스 영역과 드리프트 영역 사이에 배열되도록 반도체 바디에 상기 소스 영역, 상기 바디 영역 및 상기 드리프트 영역을 형성하는 단계와,
    상기 바디 영역에 인접하고 게이트 유전체에 의해 상기 바디 영역으로부터 전기 절연되는 게이트 전극을 형성하는 단계와,
    상기 드리프트 영역에 인접하고 전계 전극이 상이한 전기 전도성 재료의 적어도 두 층을 포함하도록 전계 전극 유전체에 의해 상기 드리프트 영역으로부터 전기 절연되는 상기 전계 전극을 형성하는 단계를 포함하되,
    상기 적어도 두 층은 상기 전계 전극 유전체에 인접한 제 1 층 및 상기 제 1 층에 인접한 제 2 층을 포함하고,
    상기 제 1 층은,
    금속,
    질화 금속(metal nitride), 및
    규화 금속(metal silicide)으로 구성된 그룹으로부터 선택된 제 1 재료를 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 금속은,
    티타늄(Ti),
    텅스텐(W),
    코발트(Co), 및
    탄탈륨(Ta)으로 구성된 그룹으로부터 선택되는
    방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 전계 전극 및 상기 전계 전극 유전체를 형성하는 단계는,
    상기 반도체 바디의 제 1 표면에 제 1 트렌치를 형성하는 단계와,
    상기 제 1 트렌치의 측벽 및 저면 상에 상기 전계 전극 유전체를 형성하는 단계와,
    상기 전계 전극 유전체 상에 상기 제 1 층을 형성하는 단계와,
    상기 제 1 층 상에 상기 제 2 층을 형성하는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 전계 전극 유전체를 형성하는 단계는 제 1 잔류 트렌치가 남아있도록 상기 제 1 트렌치의 측벽 및 저면과 상기 제 1 표면 상에 유전체 층을 형성하는 단계를 포함하고,
    상기 전계 전극을 형성하는 단계는 유전체 층을 커버하고 제 2 잔류 트렌치가 남아있도록 상기 제 1 층을 형성하는 단계와 상기 제 2 잔류 트렌치를 채우도록 상기 제 2 층을 형성하는 단계를 포함하는
    방법.
  17. 제 16 항에 있어서,
    상기 전계 전극을 형성하는 단계는,
    상기 제 1 층 및 상기 제 2 층을 에칭 백(eching back)하여 상기 제 1 층과 상기 제 2 층과 상기 제 1 표면 사이에 제 3 잔류 트렌치를 형성하는 단계를 더 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 전계 전극 유전체를 형성하는 단계는,
    상기 유전체 층을 에칭 백하는 단계를 포함하는
    방법.
  19. 제 15 항에 있어서,
    상기 전계 전극과 상기 제 1 표면 사이의 상기 제 1 트렌치에 상기 게이트 전극 및 상기 게이트 유전체를 형성하는 단계를 더 포함하는
    방법.
  20. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 층을 형성하는 단계는 상기 제 2 층보다 낮은 전기 저항을 갖도록 상기 제 1 층을 형성하는 단계를 포함하는
    방법.
  21. 제 13 항 또는 제 14 항에 있어서,
    상기 전계 전극을 형성하는 단계는 100 나노미터보다 작은 폭을 갖도록 상기 전계 전극을 형성하는 단계를 포함하는
    방법.
KR1020170097038A 2016-08-01 2017-07-31 두 층을 포함하는 전계 전극을 갖는 트랜지스터 디바이스 KR101968825B1 (ko)

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