JP2024044148A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】破壊発生を抑制できる半導体装置、及び半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第１導電部と、第２導電部と、ゲート電極と、第１絶縁部と、第２絶縁部と、第３絶縁部と、第４絶縁部と、を有する。第２電極は、第１部分と、第１部分から第１方向において第１電極側に延在した第２部分とを有する。第１半導体領域は、第１電極と第２電極との間に設けられる。第２半導体領域は、第１半導体領域と第２電極との間に設けられる。第３半導体領域は第２半導体領域と第２電極との間に設けられる。第１導電部は第１半導体領域中に設けられる。ゲート電極は、第２半導体領域と第２部分との間に設けられる。第２導電部は、第１導電部と、ゲート電極及び第２部分との間に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置、及び半導体装置の製造方法に関する。
金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）などの半導体装置は、スイッチング素子として用いられる。半導体装置においては、スイッチング効率の向上や破壊発生の抑制、オン動作時の抵抗低減などが求められている。
特許第６４４０２２０号公報
本発明が解決しようとする課題は、破壊発生を抑制できる半導体装置、及び半導体装置の製造方法を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第１導電部と、第２導電部と、ゲート電極と、第１絶縁部と、第２絶縁部と、第３絶縁部と、第４絶縁部と、を有する。第２電極は、第１電極と離間して設けられた第１部分と、第１部分から第１方向において第１電極側に延在した第２部分とを有する。第１導電型の第１半導体領域は、第１電極と第２電極との間に設けられ、第１電極と電気的に接続される。第２導電型の第２半導体領域は、第１半導体領域と第２電極との間に設けられる。第１導電型の第３半導体領域は、第２半導体領域と第２電極との間に設けられ、第２電極と電気的に接続される。第１導電部は、第１半導体領域中に設けられる。第１絶縁部は、第１導電部と第１半導体領域との間に設けられる。ゲート電極は、第１方向と交わる第２方向において、第２半導体領域と第２部分との間に設けられる。第２導電部は、第１導電部と、ゲート電極及び第２部分との間に設けられ、第２部分と電気的に接続される。第２絶縁部は、第１絶縁部及び第１導電部と、第２導電部との間に設けられる。第３絶縁部は、第２半導体領域とゲート電極との間、及び第１半導体領域と第２導電部との間に設けられる。第４絶縁部は、ゲート電極と第２導電部との間に設けられる。
また、実施形態の半導体装置の製造方法は、第１方向において、第１導電型の第１半導体領域の表面から第１半導体領域中にトレンチを形成する工程と、トレンチの表面に第１絶縁部を形成する工程と、トレンチ内に第１絶縁部を介して第１導電部を形成する工程と、を有する。さらに、トレンチ内に第２絶縁部を形成する工程と、第１絶縁部の一部及び第２絶縁部の一部を除去し、第１方向と交わる第２方向においてトレンチの内壁の一部を露出する工程と、第１絶縁部及び第２絶縁部の表面を酸化することで第２絶縁部及び第３絶縁部の一部を形成する工程と、第２絶縁部の表面に第２導電部を形成する工程と、第２導電部の表面及び露出した前記トレンチの内壁を酸化することで第３絶縁部の一部及び第４絶縁部を形成する工程と、を有する。さらにまた、第３絶縁部の表面及び第４絶縁部の表面の一部にゲート電極を形成する工程と、第２方向において、第１半導体領域中に第３絶縁部を介してゲート電極と対向する第２導電型の第２半導体領域を形成する工程と、トレンチの表面と第２半導体領域との間に第１導電型の第３半導体領域を形成する工程と、を有する。
（ａ）第１の実施形態に係る半導体装置１００の断面図。（ｂ）図１（ａ）の破線Ａ部を示す断面図。（ｃ）第１の実施形態に係る半導体装置１００の断面図。 （ａ）第１の実施形態に係る半導体装置１００の平面図。（ｂ）図２（ａ）のＣ－Ｃ’における断面図。（ｃ）図２（ａ）のＤ－Ｄ’における断面図。 第１の実施形態に係る半導体装置１００の寄生容量を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 比較例に係る半導体装置３００の断面図。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
［第１の実施形態］
（半導体装置１００の構造）
第１の実施形態に係る半導体装置１００の詳細な構造について、図１、及び図２を参照して説明する。図１（ａ）は第１の実施形態に係る半導体装置１００の断面図、図１（ｂ）は図１（ａ）の破線Ａ部を示す断面図、図１（ｃ）は第１の実施形態に係る半導体装置１００の断面図である。図２は第１の実施形態に係る半導体装置１００の寄生容量を示している。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
図１に表す第１の実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ドレイン電極１０（第１電極）と、ソース電極１４（第２電極）と、ゲート電極１３と、ｎ型の第１半導体領域２０と、ｐ型の第２半導体領域２３と、ｎ＋型の第３半導体領域２６と、第１導電部３１と、第２導電部３２と、絶縁層４０と、を有する。
ドレイン電極１０からソース電極１４に向かう方向をＺ方向（第１方向）とする。また、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｘ方向及びＺ方向と直交する方向をＹ方向（第３方向）とする。図１（ａ）、図１（ｂ）及び図１（ｃ）に示す半導体装置１００はＸ－Ｚ平面における断面図を示している。なお、Ｘ方向、Ｙ方向、及びＺ方向は本実施形態では直交関係で示しているが直交に限定されず、互いに交差する関係であればよい。また、説明のために、ドレイン電極１０からソース電極１４に向かう方向を「上」と言い、その反対方向を「下」と言う。
ｎ型の第１半導体領域２０と、ｐ型の第２半導体領域２３と、ｎ＋型の第３半導体領域２６とは、半導体材料として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）を含む。半導体材料としてシリコンが用いられる場合、ｎ型不純物として、ヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を用いることができる。ｐ型不純物として、ボロン（Ｂ）を用いることができる。
ｎ型の第１半導体領域２０は、ｎ＋型のドレイン領域２１と、ｎ－型のドリフト領域２２と、を有する。ｎ＋型のドレイン領域２１は、ドレイン電極１０上に設けられ、ドレイン電極１０と電気的に接続されている。ｎ－型のドリフト領域２２は、Ｚ方向においてｎ＋型のドレイン領域２１の上に設けられる。ｎ－型のドリフト領域２２は、ｎ＋型のドレイン領域２１を介してドレイン電極１０と電気的に接続されている。
ｐ型の第２半導体領域２３は、ｐ型のベース領域２４と、ｐ＋型のコンタクト領域２５と、を有し、複数設けられる。複数のｐ型のベース領域２４は、Ｘ方向において離間してｎ－型のドリフト領域２２の上に設けられる。ｐ＋型のコンタクト領域２５は各ｐ型のベース領域２４の上に設けられる。ｎ＋型の第３半導体領域２６はｎ＋型のソース領域であり、ｐ型のベース領域２４の上に設けられる。
図１（ｂ）は、図１（ａ）の破線Ａ部で示した領域を拡大した断面図である。
絶縁層４０は、第１絶縁部４１、第２絶縁部４２、第３絶縁部４３、第４絶縁部４４、及び第５絶縁部４５を有する。図１（ｂ）において、第１絶縁部４１、及び第５絶縁部４５は２点鎖線、第２絶縁部４２、及び第３絶縁部４３は破線、第４絶縁部４４は１点鎖線で示しており、一体に形成されている。絶縁層４０は、酸化シリコンなどの絶縁材料を含む。第１絶縁部４１、第２絶縁部４２、第３絶縁部４３、第４絶縁部４４、及び第５絶縁部４５は、不純物（例えばボロン）を含んでいても良い。絶縁層４０の具体的な構造については、後述する。
第１導電部３１はｎ－型のドリフト領域２２中に第１絶縁部４１を介して設けられる。第１導電部３１は、例えば、フィールドプレート電極である。第１絶縁部４１はフィールドプレート絶縁膜であり、第１導電部３１と、ｎ－型のドリフト領域２２とを電気的に絶縁する。
第２導電部３２は、第１導電部３１及び第１絶縁部４１の上に第２絶縁部４２を介して設けられる。また、第２導電部３２はｎ－型のドリフト領域２２中に第３絶縁部４３を介して設けられる。第３絶縁部４３は、第２導電部３２と、ｎ－型のドリフト領域２２とを電気的に絶縁する。第２導電部３２はＸ方向において延在し、Ｚ方向において後述するゲート電極１３と隣接する部分を有する。第２導電部３２と第３絶縁部４３とが接している面のＸ方向における位置は、後述するゲート電極１３と第３絶縁部４３とが接している面のＸ方向における位置よりも第１半導体領域２０側にあることが望ましい。また、第２導電部３２の面のうち、第１導電部３１側の面の曲率は小さい方が望ましい。
第１導電部３１、第２導電部３２及びゲート電極１３は、ポリシリコンなどの導電材料を含む。導電材料には、例えばリンなどの不純物が添加されている。
ソース電極１４は、第１部分１５と、第２部分１６と、を有する。第１部分１５は、ｎ＋型のソース領域２６及びｐ＋型のコンタクト領域２５の上に設けられる。第２部分１６は、第１部分１５から下に向かって延在し、第２導電部３２と直接接続されている。第２部分１６は、Ｘ方向において、ｐ型のベース領域２４及びｎ＋型のソース領域２６と絶縁層４０の一部を介して並んでいる。ソース電極１４は、第１導電部３１、第２導電部３２、ｎ＋型のソース領域２６、及びｐ＋型のコンタクト領域２５と電気的に接続される。
図１（ａ）及び図１（ｂ）に示すように、ゲート電極１３は、Ｘ方向において、ｐ型のベース領域２４、及びｎ＋型のソース領域２６と、第２部分１６との間に設けられる。ｐ型のベース領域２４、及びｎ＋型のソース領域２６と、ゲート電極１３との間には第３絶縁部４３が設けられる。第３絶縁部４３は、ｐ型のベース領域２４、及びｎ＋型のソース領域２６と、ゲート電極１３とを電気的に絶縁する。
また、ゲート電極１３は、Ｚ方向において、第２導電部３２と隣接して設けられる。ゲート電極１３と、第２導電部３２との間には第４絶縁部４４が設けられる。第４絶縁部４４は、ゲート電極１３と、第２導電部３２とを電気的に絶縁する。
ゲート電極１３と、第２部分１６との間には第５絶縁部４５が設けられる。第５絶縁部４５は、ゲート電極１３と、ソース電極１４の第１部分１５及び第２部分１６とを電気的に絶縁する。
さらに、図１に示すように、ゲート電極１３は複数設けられていてもよい。この場合、前述したｐ型のベース領域２４とは異なるｐ型のベース領域２４、及び前述したｎ＋型のソース領域２６とは異なるｎ＋型のソース領域２６と、第２部分１６、との間に設けられる。第２部分１６と、ゲート電極１３間には第５絶縁部４５が設けられており、互いに電気的に分離されている。ゲート電極１３と、ｐ型のベース領域２４、及びｎ＋型のソース領域２６との間には第３絶縁部４３が設けられており、互いに電気的に絶縁する。
以上のように、図１に示す半導体装置１００は、Ｘ方向においてｐ型のベース領域２４（またはｎ＋型のソース領域２６）、第３絶縁部４３、ゲート電極１３、第５絶縁部４５、第２部分１６、第５絶縁部４５、ゲート電極１３、第３絶縁部４３、ｐ型のベース領域２４（またはｎ＋型のソース領域２６）の順に並ぶ領域を有する。なお、半導体装置１００は、上述した構造が図１（ｃ）のようにＸ方向において繰り返し設けられる。
図２（ａ）は半導体装置１００の平面図を示しており、図１で示したソース電極１４は省略されている。また、ｐ型のベース領域２４（またはｎ＋型のソース領域２６）と第３絶縁部４３（または第５絶縁部４５）との境界部分を破線にて示している。図２（ａ）に示すように、ｐ＋型のコンタクト領域２５はＹ方向に延在している。ｐ＋型のコンタクト領域２５と同様に、半導体装置１００に設けられている各領域、例えば、ｐ型のベース領域２４、ｎ＋型のソース領域２６、導電部３０、及びゲート電極１３は、それぞれがＹ方向に延在している。
なお、図２（ａ）のＢ－Ｂ’における断面図は、図１（ａ）で示したような構造を有しており、電流を流す素子領域となる。素子領域を囲み、電流を流さない領域を終端領域と呼ぶ。半導体装置１００の一部には、外部電源（またはゲートコントローラー）と接続されるゲートパッド５３が、終端領域の一部に設けられる。
ｎ＋型のソース領域２６、及びｐ＋型のコンタクト領域２５は、素子領域において、ソース電極１４と電気的に接続されている。また、第２導電部３２は、素子領域において、ソース電極１４の第２部分１６と電気的に接続されている。
図２（ａ）のＣ－Ｃ’における断面図は図２（ｂ）である。Ｙ方向に延在した第１導電部３１は、半導体装置１００の終端領域において、ソースコンタクト部５１を介して半導体装置１００の表面側に引き出され、ソース電極１４と電気的に接続されている。
また、図２（ａ）のＤ－Ｄ’における断面図は図２（ｃ）である。Ｙ方向に延在したゲート電極１３は、半導体装置１００の終端領域において、ゲートコンタクト部５２を介して半導体装置１００の表面側（絶縁層４０上）に引き出され、ゲート配線を介してゲートパッド５３と電気的に接続されている。ゲート配線は図示していないが、ソース電極１４と電気的に分離されながら半導体装置１００の終端領域上などに形成されている。
なお、本実施形態では、ソースコンタクト部５１が、ゲートコンタクト部５２よりも半導体装置１００の終端領域側に位置している。ソースコンタクト部５１とゲートコンタクト部５２が形成される位置はゲート電極１３や第１導電部３１の設計を適宜変更することで変更可能であり、ゲートコンタクト部５２の方がソースコンタクト部５１よりも終端領域側に位置していても構わない。
また、図３に示すように、一般にＭＯＳＦＥＴは寄生容量を有する。スイッチング特性に影響を与える寄生容量は、主に、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓである。ゲート・ソース間容量Ｃｇｓは、第４絶縁部４４を介しゲート電極１３と第２導電部３２との間に形成される。ゲート・ドレイン間容量Ｃｇｄは、第３絶縁部４３、及び第４絶縁部４４を介し、ゲート電極１３と第１半導体領域２０との間に形成される。ドレイン・ソース間容量Ｃｄｓは、第１半導体領域２０と第２半導体領域２３との間に形成される。
（半導体装置１００の動作）
第１の実施形態に係る半導体装置１００の動作について説明する。
まず、ターンオン動作について説明する。ドレイン電極１０に正電圧が印加された状態で、ゲート電極１３に閾値以上の電圧が印加される。これにより、第３絶縁部４３を介してゲート電極１３に隣接するｐ型のベース領域２４にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１４からドレイン電極１０へ流れる。すなわち、半導体装置１００がオン状態では、電流はドレイン電極１０からソース電極１４へ流れる。
次に、ターンオフ動作について説明する。ゲート電極１３に閾値よりも低い電圧が印加されると、ｐ型のベース領域２４におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ドレイン電極１０に印加される正電圧が増大する。一方で、ソース電極１４にはドレイン電極１０と相対的に負電圧（例えば、接地）が印加されている。その結果、フィールドプレート電極の役割を有する第１導電部３１の周りに設けられた第１絶縁部４１とｎ－型のドリフト領域２２との界面から、ｎ－型のドリフト領域２２に向けて空乏層が広がる。さらに、第２導電部３２の周りに設けられた第３絶縁部４３とｎ－型のドリフト領域２２との界面から、ｎ－型のドリフト領域２２に向けて空乏層が広がる。この空乏層の広がりにより、ｎ－型のドリフト領域２２内における電界集中が抑制され、半導体装置１００の耐圧を高めることができる。または、半導体装置１００の耐圧を維持したまま、ｎ－型のドリフト領域２２におけるｎ型不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
（半導体装置１００の製造方法）
図４～図１１は、第１の実施形態に係る半導体装置１００の製造工程を表す工程断面図である。図４～図１１を参照して、第１の実施形態に係る半導体装置１００の製造方法の一例を説明する。
まず、ｎ＋型の半導体基板２１を用意する。半導体基板２１はｎ＋型の半導体領域２１である。図４（ａ）に表すように、Ｚ方向において、ｎ＋型の半導体領域２１の上にエピタキシャル成長させることで、ｎ－型の半導体領域２２を形成する。
反応性イオンエッチング（ＲＩＥ）により、図４（ｂ）に表すように、Ｙ方向に沿って延伸する複数のトレンチＴを、ｎ－型の半導体領域２２の上面に形成する。
図５（ａ）に表すように、ｎ－型の半導体領域２２の上面及びトレンチＴの内面に沿って、第１絶縁層４１ａを形成する。第１絶縁層４１ａは、ｎ－型の半導体領域２２を熱酸化することで形成される。又は、化学気相成長法（ＣＶＤ）により第１絶縁層４１ａを堆積することにより形成しても良い。第１絶縁層４１ａは、酸化シリコンを含む。
図５（ｂ）に表すように、トレンチＴを埋め込むように、導電層３１ａがＣＶＤにより第１絶縁層４１ａの上に形成される。導電層３１ａは例えばポリシリコンであり、導電性不純物として、例えばリンやボロンを含んでいる。
反応性イオンエッチング（ＲＩＥ）により、図６（ａ）に表すように、第１絶縁層４１ａの上に形成された導電層３１ａを一部除去し、第１導電部３１が形成される。
図６（ｂ）に表すように、第１導電部３１及び第１絶縁層４１ａの上に、ＣＶＤにより第２絶縁部４２の一部（第２絶縁層４２ａ）が形成される。
ウェットエッチング又はＣＤＥにより、第１絶縁層４１ａの一部、及び第２絶縁層４２ａの一部を除去し、第１絶縁層４１ａ、及び第２絶縁層４２ａの上面を後退させ、第１絶縁部４１、及び第２絶縁部４２の一部（第２絶縁層４２ｂ）を形成する。これにより、図７（ａ）に表すように、ｎ－型の半導体領域２２の上面が露出する。ｎ－型の半導体領域２２の側面は、トレンチＴの内壁に露出する。
その後、酸化処理により、ｎ－型の半導体領域２２の上面と側面、及び第２絶縁層４２ｂの上面を酸化する。図７（ｂ）に表すように、第２絶縁層４２ｂの上面が酸化されることにより第２絶縁部４２が形成される。ｎ－型の半導体領域２２の表面の酸化により第３絶縁層４３ａが形成される。
図８（ａ）に表すように、第２絶縁部４２、及び第３絶縁層４３ａの上に、ＣＶＤにより導電層３２ａが形成される。導電層３２ａは、例えばポリシリコンであり、導電性不純物（例えばリン）を含んでも良い。さらに、導電層３２ａの上に、ＣＶＤにより絶縁層４０ａが形成される。
図８（ｂ）に表すように、ウェットエッチング又はＣＤＥにより、絶縁層４０ａの一部が除去される。この時、トレンチＴ内の第２導電部の上には絶縁層４０ａが残される。
図９（ａ）に表すように、反応性イオンエッチング（ＲＩＥ）又はＣＤＥにより、導電層３２ａの一部が除去され、第２導電部３２が形成される。その後、ウェットエッチング又はＣＤＥにより、第２導電部３２の上の絶縁層４０ａ、及び第１半導体領域２０の上の第３絶縁層４３ａを除去する。
酸化処理により、ｎ－型の半導体領域２２の上面と側面、及び第２導電部３２の上面を酸化する。図９（ｂ）に表すように、第２導電部３２の上面が酸化されることにより第４絶縁層４４ａが形成される。ｎ－型の半導体領域２２の表面の酸化により第３絶縁部４３が形成される。
図１０（ａ）に表すように、第３絶縁部４３の上、第４絶縁層４４ａの上、ｎ－型のドリフト領域２２の上に、ＣＶＤにより、導電層１３ａを形成する。この導電層は、ポリシリコンを含む。導電層１３ａは、導電性不純物（例えばリン）を含んでも良い。
導電層１３ａの一部を、ＲＩＥなどで除去し、導電層１３ａの上面を後退させる。これにより、図１０（ｂ）に表すように、トレンチＴ内にゲート電極１３が形成される。
図１１（ａ）に表すように、ｎ－型の半導体領域２２の上部に、ｐ型不純物及びｎ型不純物を順次イオン注入し、ｐ型のベース領域２４、及びｎ＋型のソース領域２６を形成する。その後、ゲート電極１３、第３絶縁部４３、第４絶縁層４４ａ、及びｎ＋型のソース領域２６を覆う第５絶縁層４５ａを形成する。
図１１（ｂ）に表すように、ｎ＋型のソース領域２６の上部の第５絶縁層４５ａの一部を除去する。これにより、ｎ＋型のソース領域２６を通ってｐ型のベース領域２４に達する第１開口ＯＰ１の上部を形成し、ｎ＋型のソース領域２６の一部を露出させる。また、第２導電部３２の上部に形成された第４絶縁層４４ａの一部及び第５絶縁層４５ａの一部を除去し、第４絶縁部４４及び第５絶縁部４５を形成する。これにより、第５絶縁部４５及び第４絶縁部４４を通って第２導電部３２に達する第２開口ＯＰ２を形成し、第２導電部３２の一部を露出させる。
その後、図１２（ａ）に表すように、ｎ＋型のソース領域２６の一部、ｐ＋型のコンタクト領域２５の一部を除去する。これにより、ｎ＋型のソース領域２６を通ってｐ型のベース領域２４に達する第１開口ＯＰ１を形成し、ｎ＋型のソース領域２６の一部、ｐ型のベース領域２４の一部を露出させる。
図１２（ｂ）に表すように、露出したｐ型のベース領域２４にｐ型不純物をイオン注入し、ｐ＋型のコンタクト領域２５を形成する。その後、第５絶縁部４５の上に、第１開口ＯＰ１、及び第２開口ＯＰ２に埋め込まれるソース電極１４の第１部分１５、及び第２部分１６を形成する。ｎ＋型のドレイン領域２１の下にドレイン電極１０を形成する。以上の工程により、図１に表す半導体装置１００が製造される。
（第１の実施形態の効果）
第１の実施形態に係る半導体装置１００の効果について、図１３に示す比較例に係る半導体装置３００を用いて説明する。
比較例に係る半導体装置３００は、ソース電極１４の第２部分１６が設けられず、Ｘ方向におけるゲート電極１３の幅が半導体装置１００よりも大きい点で、第１の実施形態に係る半導体装置１００と異なる。また、比較例に係る半導体装置３００は、第２導電部３２の面のうち、第１導電部３１側の面の曲率が大きく形成されている点で、第１の実施形態に係る半導体装置１００と異なる。
比較例に係る半導体装置３００のように、Ｘ方向におけるゲート電極１３の幅が大きい場合、すなわち、ゲート電極１３の底部とドリフト領域２２との対向面積が大きい場合、寄生容量の１つであるゲート・ドレイン間容量Ｃｇｄが大きくなる。しかし、ゲート・ドレイン間容量Ｃｇｄが大きいほど、ターンオン動作時に電流が定常状態になるまでの時間、及びターンオフ動作時に電流が流れなくなるまでの時間がかかり、スイッチング損失が生じる。そのため、ゲート・ドレイン間容量Ｃｇｄはできるだけ小さい方が望ましい。
第１の実施形態に係る半導体装置１００は、Ｘ方向におけるゲート電極１３の幅が比較例に係る半導体装置３００に比べ小さいため、ゲート・ドレイン間容量Ｃｇｄを小さくすることができる。これにより、第１の実施形態に係る半導体装置１００は、スイッチング損失を低減することができる。
ゲート電極１３とドリフト領域２２との間に生じた電界が大きいほど、ゲート・ドレイン間容量Ｃｇｄおよび電荷量Ｑｇｄは大きくなる。第１の実施形態に係る半導体装置１００は、ゲート電極１３とドリフト領域２２との間にソース電極１４と電気的に接続された第２導電部３２が存在する。そのため、半導体装置１００は、ゲート電極１３とドリフト領域２２との間の電界を遮断し、ゲート・ドレイン間容量Ｃｇｄおよび電荷量Ｑｇｄを低減することができる。
また、第１の実施形態に係る半導体装置１００は第２導電部３２が設けられているため、ゲート電極１３とドリフト領域２２との間にある、少なくとも第２絶縁部４２及び第４絶縁部４４の厚さが、第２導電部３２の厚さだけ小さくなる。これにより、第１の実施形態に係る半導体装置１００は、ゲート・ドレイン間容量Ｃｇｄ（及び電荷量Ｑｇｄ）を小さくすることができ、スイッチング効率を向上させることができる。
また、第１の実施形態に係る半導体装置１００と比較例に係る半導体装置３００は共に、Ｘ方向において延在し、第４絶縁部４４を介しゲート電極１３と隣接する部分を有する第２導電部３２が設けられている。そのため、ゲート電極１３の下部と接する第３絶縁部４３、及び第４絶縁部４４と、ｎ－型のドリフト領域２２との界面からｎ－型のドリフト領域２２に向けて、空乏層が広がる。この空乏層の広がりにより、ゲート電極１３の下部における電界集中が抑制され、半導体装置１００の耐圧を高めることができる。
ここで、第１の実施形態に係る半導体装置１００は、第２導電部３２の面のうち、第１導電部３１側の面の曲率が、比較例に係る半導体装置３００に比べ小さい。すなわち、第１の実施形態に係る半導体装置１００は第２導電部３２の下部に角部を有する。そのため、電界は第２導電部３２の下部の角部に集中しやすくなり、ゲート電極１３の下部における電界集中を抑制することができる。
前述したように、第２導電部３２と第３絶縁部４３とが接している面のＸ方向における位置は、ゲート電極１３と第３絶縁部４３とが接している面のＸ方向における位置よりも第１半導体領域２０側にあることが望ましい。これにより、電界はより第２導電部３２の下部の角部に集中しやすくなるため、ゲート電極１３の下部における電界集中を抑制することができる。さらに、第２導電部３２と第３絶縁部４３とが接している面のＸ方向における位置がより第１半導体領域２０側にあることによって、ゲート電極１３と第１半導体領域２０との間にある第３絶縁部４３のＸ方向の厚さをさらに小さくすることができる。そのため、第１の実施形態に係る半導体装置１００は、ゲート・ドレイン間容量Ｃｇｄをさらに小さくすることができ、スイッチング効率を向上させることができる。
また、第１の実施形態に係る半導体装置１００は、オフ動作時におけるダイナミックアバランシェの発生も抑制することができる。ＭＯＳＦＥＴがオフ動作する際、排出されずに半導体層内に残ったホールが集中し、ＭＯＳＦＥＴの耐圧が減少するダイナミックアバランシェという現象が生じる可能性がある。加えて、ダイナミックアバランシェが生じたＭＯＳＦＥＴは、電流損失やスイッチング効率悪化も引き起こす。
第１の実施形態に係る半導体装置１００の場合、第２導電部３２の直上領域とソース電極１４の第２部分１６が直接接続されているため、Ｚ方向における第２導電部３２の抵抗を小さくすることができる。すなわち、オフ動作時に第１導電部３１、及び第２導電部３２に入ってきたホールを効率的にソース電極１４から排出することが可能となる。これにより、オフ動作時における半導体装置１００のダイナミックアバランシェの発生を抑制できる。
さらにまた、サージ電流が絶縁層４０を介してドレイン電極１０から第１導電部３１、及び第２導電部３２を通過したのち、ゲート電極１３に入力される可能性がある。サージ電流がゲート電極１３に入力されると、ゲート電極１３の電位が上昇し、ＭＯＳＦＥＴはオフ状態であるにも関わらず、自動的にＭＯＳＦＥＴがオン状態となるセルフターンオンという現象を引き起こす。
一方で、第１の実施形態に係る半導体装置１００は、第２導電部３２の直上領域とソース電極１４の第２部分１６が直接接続されている。そのため、入力されたサージ電流は絶縁層４０を介してドレイン電極１０から第１導電部３１、及び第２導電部３２を通過したのち、第２部分１６からソース電極１４へ排出することができる。したがって、半導体装置１００は、ゲート電極１３底部の電界集中の抑制、耐圧の向上、スイッチング効率の向上、及びセルフターンオンの抑制をすることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、３００ 半導体装置
１０ ドレイン電極
１３ ゲート電極
１４ ソース電極
１５ 第１部分
１６ 第２部分
２０ 第１半導体領域
２１ ドレイン領域（半導体基板）
２２ ドリフト領域
２３ 第２半導体領域
２４ ベース領域
２５ コンタクト領域
２６ ソース領域
３１ 第１導電部（フィールドプレート電極）
３２ 第２導電部
４０ 絶縁層
４１ 第１絶縁部
４２ 第２絶縁部
４３ 第３絶縁部
４４ 第４絶縁部
４５ 第５絶縁部
５１ ソースコンタクト部
５２ ゲートコンタクト部
５３ ゲートパッド

Claims (5)

  1. 第１電極と、
    第１方向において前記第１電極と離間して設けられた第１部分と、
    前記第１部分から前記第１方向において前記第１電極側に延在した第２部分と、
    を有する第２電極と、
    前記第１電極と前記第２電極との間に設けられ、前記第１電極と電気的に接続された第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電型の複数の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極と電気的に接続された第１導電型の第３半導体領域と、
    前記第１半導体領域中に設けられた第１導電部と、
    前記第１導電部と前記第１半導体領域との間に設けられた第１絶縁部と、
    前記第１方向と交わる第２方向において、前記第２半導体領域と前記第２部分との間に設けられたゲート電極と、
    前記第１導電部及び前記第１絶縁部と、前記ゲート電極及び前記第２部分との間に設けられ、前記第２部分と電気的に接続された第２導電部と、
    前記第１導電部及び前記第１絶縁部と、前記第２導電部との間に設けられた第２絶縁部と、
    前記第２半導体領域と前記ゲート電極との間、及び前記第１半導体領域と前記第２導電部との間に設けられた第３絶縁部と、
    前記ゲート電極と前記第２導電部との間に設けられた第４絶縁部と、
    を有する半導体装置。
  2. 前記第２導電部は、前記第１方向において前記第２絶縁部を介して前記ゲート電極と隣接する部分を有する請求項１に記載の半導体装置。
  3. 前記第３絶縁部と接する前記第２導電部の面の前記第２方向における位置は、前記第３絶縁部と接する前記ゲート電極の面の前記第２方向における位置よりも前記第１半導体領域側にある請求項２に記載の半導体装置。
  4. 前記ゲート電極は複数設けられ、前記第２方向において隣接する前記ゲート電極間には、前記第２導電部が位置する請求項１に記載の半導体装置。
  5. 第１方向において、第１導電型の第１半導体領域の表面から前記第１半導体領域中にトレンチを形成する工程と、
    前記トレンチの表面に第１絶縁部を形成する工程と、
    前記トレンチ内に前記第１絶縁部を介して第１導電部を形成する工程と、
    前記トレンチ内に第２絶縁部を形成する工程と、
    前記第１絶縁部の一部及び前記第２絶縁部の一部を除去し、前記第１方向と交わる第２方向において前記トレンチの内壁の一部を露出する工程と、
    前記第２絶縁部の表面に第２導電部を形成する工程と、
    前記第２導電部の表面及び露出した前記トレンチの内壁を酸化することで第３絶縁部及び第４絶縁部を形成する工程と、
    前記第３絶縁部の表面及び第４絶縁部の表面の一部にゲート電極を形成する工程と、
    前記第２方向において、第１半導体領域中に前記第３絶縁部を介して前記ゲート電極と対向する第２導電型の第２半導体領域を形成する工程と、
    前記トレンチの表面と前記第２半導体領域との間に第１導電型の第３半導体領域を形成する工程と、
    を有する半導体装置の製造方法。
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