CN106910767A - 沟槽栅igbt制作方法及沟槽栅igbt - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 143
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 70
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 238000000576 coating method Methods 0.000 claims abstract description 27
- 239000011248 coating agent Substances 0.000 claims abstract description 26
- 230000008021 deposition Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000003682 fluorination reaction Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000004528 spin coating Methods 0.000 claims description 6
- 150000001335 aliphatic alkanes Chemical class 0.000 claims description 5
- NTQGILPNLZZOJH-UHFFFAOYSA-N disilicon Chemical compound [Si]#[Si] NTQGILPNLZZOJH-UHFFFAOYSA-N 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 239000011435 rock Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 239000000463 material Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 230000002708 enhancing effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 125000005375 organosiloxane group Chemical group 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000004964 aerogel Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 241000790917 Dioxys <bee> Species 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 150000008378 aryl ethers Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000005543 nano-size silicon particle Substances 0.000 description 1
- VDGJOQCBCPGFFD-UHFFFAOYSA-N oxygen(2-) silicon(4+) titanium(4+) Chemical compound [Si+4].[O-2].[O-2].[Ti+4] VDGJOQCBCPGFFD-UHFFFAOYSA-N 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- -1 wherein Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明提供一种沟槽栅IGBT制作方法及沟槽栅IGBT，其中，方法包括在衬底上形成掺杂区；在衬底和掺杂区形成沟槽；在掺杂区表面和沟槽内表面生长氧化层；在氧化层表面淀积二氧化硅层或低K介质层，其中，沟槽底部的二氧化硅层或低K介质层位于衬底范围内；将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，保留沟槽底部的二氧化硅层或者低K介质层，以使沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚；在沟槽中填充多晶硅，形成栅电极。由于沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚，因此可以减小沟槽栅IGBT的栅集寄生电容，提高沟槽栅IGBT的工作安全性。
Description
技术领域
本发明涉及半导体器件领域，尤其涉及一种沟槽栅IGBT制作方法及沟槽栅IGBT。
背景技术
与平面栅绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)相比，沟槽栅IGBT消除了JFET区电阻，具有更低的导通电阻，优化了IGBT的导通电阻与关断速度的矛盾关系，降低了芯片的功耗，而且，沟槽栅IGBT的特征尺寸可以做得更小，从而提高了芯片的功率密度，因此，沟槽栅IGBT应用越来越广泛。
传统沟槽栅IGBT的栅集寄生电容较大，该电容过大会导致集电极电压变化反馈到栅极的电流较大，不仅增大沟槽栅IGBT的开关延迟时间，还会产生电磁噪声，影响沟槽栅IGBT的安全工作。
发明内容
本发明提供一种沟槽栅IGBT制作方法及沟槽栅IGBT，用以解决现有技术中沟槽栅IGBT的栅集寄生电容大，导致产生电磁噪声，影响沟槽栅IGBT的安全工作的技术问题。
本发明一方面提供一种沟槽栅IGBT制作方法，包括：
在衬底上形成掺杂区；
在衬底和掺杂区形成沟槽，其中，沟槽贯穿掺杂区且沟槽底部位于衬底中；
在掺杂区表面和沟槽内表面生长氧化层；
在氧化层表面淀积二氧化硅层或低K介质层，其中，沟槽底部的二氧化硅层或低K介质层位于衬底范围内；
将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，保留沟槽底部的二氧化硅层或者低K介质层，以使沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚；其中，第一覆盖层为氧化层与二氧化硅层或者低K介质层，第二覆盖层为氧化层；
在沟槽中填充多晶硅，形成栅电极。
进一步的，所述低K介质包括三氧化二硅烷、氟化的氧化物和有机硅氧烷聚合物。
进一步的，将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，具体包括，
在掺杂区表面及沟槽内涂覆光刻胶；
刻蚀以除去沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层；
刻蚀以除去掺杂区表面的氧化层；
去除沟槽中的光刻胶。
进一步的，采用等离子体增强化学气相沉积法或者旋涂工艺淀积二氧化硅层或低K介质层。
进一步的，在沟槽中填充多晶硅，形成栅电极，具体包括：
在掺杂区表面及沟槽中淀积多晶硅；
光刻和刻蚀以除去掺杂区表面的多晶硅，并保留沟槽内的多晶硅，形成栅电极。
进一步的，所述氧化层为二氧化硅层。
进一步的，在衬底和掺杂区形成沟槽，具体包括：
在衬底和掺杂区采用等离子体干法刻蚀形成沟槽。
本发明另一方面提供一种沟槽栅IGBT，包括：衬底、覆盖在衬底上的掺杂区以及贯穿掺杂区且底部位于衬底中的沟槽，沟槽内表面覆盖氧化层，沟槽底部的氧化层上覆盖二氧化硅层或低K介质层，在二氧化硅层或低K介质层上覆盖有多晶硅，其中，二氧化硅层或低K介质层的位于所述衬底范围内；沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚，第一覆盖层为氧化层与二氧化硅层或者低K介质层，第二覆盖层为氧化层。
进一步的，所述低K介质包括三氧化二硅烷、氟化的氧化物或有机硅氧烷聚合物。
本发明提供的沟槽栅IGBT制作方法及沟槽栅IGBT，由于在形成的沟槽内首先覆盖氧化层，然后在沟槽底部的氧化层上覆盖二氧化硅层或低K介质层，且沟槽底部的二氧化硅层或低K介质层位于衬底范围内，然后在沟槽中填充多晶硅，由于沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚，因此可以减小沟槽栅IGBT的栅集寄生电容，提高沟槽栅IGBT的工作安全性。
附图说明
在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：
图1为根据本发明实施例一的沟槽栅IGBT制作方法的流程示意图；
图2为根据本发明实施例一的沟槽栅IGBT制作方法所获得的一结构示意图；
图3为根据本发明实施例一的沟槽栅IGBT制作方法所获得的另一结构示意图；
图4为根据本发明实施例一的沟槽栅IGBT制作方法所获得的又一结构示意图；
图5为根据本发明实施例一的沟槽栅IGBT制作方法所获得的再一结构示意图；
图6为根据本发明实施例一的沟槽栅IGBT制作方法所获得的还一结构示意图；
图7为根据本发明实施例一的沟槽栅IGBT制作方法所获得的最终结构示意图；
图8为根据本发明实施例二的沟槽栅IGBT制作方法的流程示意图；
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将结合附图对本发明作进一步说明。
实施例一
图1为根据本发明实施例一的沟槽栅IGBT制作方法的流程示意图，如图1所示，本实施例提供一种沟槽栅IGBT制作方法，包括：
步骤11，在衬底上形成掺杂区。
具体的，衬底由在硅衬底上进行N型掺杂获得，然后在衬底上形成掺杂区，该掺杂区为将P型杂质注入形成，即掺杂区为P型掺杂区。当然，也可为衬底由在硅衬底上进行P型掺杂获得，然后在衬底上形成掺杂区，该掺杂区为将N型杂质注入形成，即掺杂区为N型掺杂区。该步骤形成的结构如图2所示，标号1为衬底，2为掺杂区。
步骤12，在衬底和掺杂区形成沟槽，其中，沟槽贯穿掺杂区且沟槽底部位于衬底中。
在衬底和掺杂区中形成沟槽，具体的，沟槽与衬底垂直设置，贯穿掺杂区且沟槽底部位于衬底中。形成的结构如图3所示，标号3为沟槽。
步骤13，在掺杂区表面和沟槽内表面生长氧化层。
具体的，在掺杂区的上表面和沟槽内表面生长氧化层，掺杂区的上表面即与衬底相接触面的对面，形成的结构如图4所示，标号4为氧化层。氧化层起隔离作用，氧化层具体可为二氧化硅或者氮氧化硅。
步骤14，在氧化层表面淀积二氧化硅层或低K介质层，其中，沟槽底部的二氧化硅层或低K介质层位于衬底范围内。
具体的，在氧化层表面淀积二氧化硅层或低K介质层，沟槽底部的二氧化硅层或低K介质层位于衬底范围内，形成的结构如图5所示，标号5为二氧化硅层或低K介质层，标号6为沟槽底部的二氧化硅层或低K介质层，沟槽底部的二氧化硅层或低K介质层位于衬底范围内，即沟槽底部的二氧化硅层或低K介质层的上表面不超过衬底与掺杂区的接触面，以免破坏沟槽栅IGBT应有的功能。低K介质为相对介电常数小于3的介质。在沟槽底部淀积低K介质，可使沟槽底部的栅集电容尽可能小。
低K介质可以有如下介质：K值在2.8～3.5的介质包括三氧化二硅烷(hydrogen silses quioxanse，HSQ)薄膜、氟化的氧化物、低K的旋涂SOG玻璃；K值在2.5～2.8的有基于旋涂工艺的PAE(聚芳香乙醚)、含氟的聚酰亚胺、有机硅氧烷聚合物；K值低于2.0的有多孔型气凝胶薄膜材料、石英气凝胶薄膜材料、多孔的纳米硅材料和多氟的特氟龙材料等材料。
步骤15，将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，同时保留沟槽底部的二氧化硅层或者低K介质层，以使沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚；其中，第一覆盖层为氧化层与二氧化硅层或者低K介质层，第二覆盖层为氧化层。
具体的，将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，保留沟槽底部的二氧化硅层或者低K介质层，使沟槽底部沉积的氧化层与二氧化硅层或者低K介质层的厚度，比沟槽侧壁上沉积的氧化层的厚度要大。这是由于在淀积氧化层时，覆盖在沟槽内表面的氧化层的厚度是相同的，且淀积二氧化硅层或低K介质层时，覆盖在氧化层表面的二氧化硅层或低K介质层厚度也相同，因此在刻蚀去除沟槽侧壁的二氧化硅层或低K介质层之后，沟槽底部的第一覆盖层厚度(氧化层与二氧化硅层或低K介质层的厚度之和)比沟槽侧壁的第二覆盖层厚度(氧化层厚度)大，可减小沟槽栅IGBT的栅集寄生电容。本步骤形成的结构如图6所示。
步骤16，在沟槽中填充多晶硅，形成栅电极。
具体的，由于步骤15中保留了沟槽底部的二氧化硅层或者低K介质层，所以本步骤中实际上是在二氧化硅层或者低K介质层上淀积多晶硅，从而形成栅电极。本步骤形成的结构如图7所示，标号7为多晶硅。
本实施例提供的沟槽栅IGBT制作方法，由于在形成的沟槽内首先覆盖氧化层，然后在沟槽底部的氧化层上覆盖二氧化硅层或低K介质层，且沟槽底部的二氧化硅层或低K介质层位于衬底范围内，然后在沟槽中填充多晶硅，这样制作的沟槽栅IGBT沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚，可以在不影响沟道阈值电压的情况下，减小沟槽栅IGBT的栅集寄生电容，提高沟槽栅IGBT的工作安全性。
实施例二
本实施例是在上述实施例的基础上进行的补充说明。
图8为根据本发明实施例二的沟槽栅IGBT制作方法的流程示意图，如图8所示，本实施例提供的沟槽栅IGBT制作方法，包括：
步骤21，在衬底上形成掺杂区。
步骤22，在衬底和掺杂区采用等离子体干法刻蚀形成沟槽。
干法刻蚀是用等离子体进行薄膜刻蚀的技术。当气体以等离子体形式存在时，它具备两个特点：一方面等离子体中的这些气体化学活性比常态下时要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以更快地与材料进行反应，实现刻蚀去除的目的；另一方面，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。因此，干法刻蚀是晶圆片表面物理和化学两种过程平衡的结果。采用等离子体干法刻蚀在衬底和掺杂区形成沟槽，实现方便且效果优良。
步骤23，在掺杂区表面和沟槽内表面沉积二氧化硅层。
具体的，在掺杂区表面和沟槽内表面沉积的氧化层为二氧化硅层。该二氧化硅层为绝缘层，用来将沟槽内与沟槽外的物质隔离开。
步骤24，在氧化层表面采用等离子体增强化学气相沉积法或者旋涂工艺淀积二氧化硅层或低K介质层，其中，沟槽底部的二氧化硅层或低K介质层位于衬底范围内。
具体的，采用等离子体增强化学气相沉积法或者旋涂工艺淀积二氧化硅层或低K介质层。等离子体增强化学气相沉积是借助微波或射频等使含有薄膜组成原子的气体电离，在局部形成等离子体，而等离子体化学活性很强，很容易发生反应，在基片上沉积出所期望的薄膜。为了使化学反应能在较低的温度下进行，利用了等离子体的活性来促进反应，因而这种化学气相沉积法称为等离子体增强化学气相沉积。在氧化层表面淀积二氧化硅可采用等离子体增强化学气相沉积法，可得到最好的沉积效果。
步骤25，将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，保留沟槽底部的二氧化硅层或者低K介质层，以使沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚；其中，第一覆盖层为氧化层与二氧化硅层或者低K介质层，第二覆盖层为氧化层。
进一步的，本步骤具体包括：
步骤251，在掺杂区表面及沟槽内涂覆光刻胶；
步骤252，刻蚀以除去沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层；
步骤253，刻蚀以除去掺杂区表面的氧化层；
步骤254，去除沟槽中的光刻胶。
具体的，在掺杂区表面及沟槽内涂覆光刻胶，光刻胶又称光致抗蚀剂，由感光树脂、增感剂和溶剂三种主要成分组成的对光敏感的混合液体。光刻胶应该具有比较小的表面张力，使光刻胶具有良好的流动性和覆盖。在涂满光刻胶的掺杂区上和沟槽盖上事先做好的光刻板，然后用紫外线隔着光刻板对掺杂区和沟槽进行一定时间的照射，原理就是利用紫外线使部分光刻胶变质，易于腐蚀。刻蚀是光刻后，用腐蚀液将变质的那部分光刻胶腐蚀掉，即除去沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层，在掺杂区表面上的二氧化硅层或者低K介质层刻蚀掉之后，掺杂区表面上的氧化层便裸露在外，此时再对掺杂区表面上的氧化层光刻和刻蚀，以除去掺杂区表面的氧化层，最后将沟槽中残余的光刻胶除去。
步骤26，在沟槽中填充多晶硅，形成栅电极。
进一步的，步骤26包括：
步骤261，在掺杂区表面及沟槽中淀积多晶硅；
步骤262，光刻和刻蚀以除去掺杂区表面的多晶硅，并保留沟槽内的多晶硅，形成栅电极。
具体的，由于需要在沟槽中填充多晶硅，而在进行处理时，无法只对沟槽进行淀积，而是会将整个掺杂区表面也淀积上多晶硅，即多晶硅会淀积在掺杂区表面及沟槽中，为了只保留沟槽中的多晶硅，需要光刻和刻蚀以除去掺杂区表面的多晶硅，然后使沟槽内的多晶硅得以保留，最终形成栅电极。
本实施例提供的沟槽栅IGBT制作方法，由于在形成的沟槽内首先覆盖氧化层，然后在沟槽底部的氧化层上覆盖二氧化硅层或低K介质层，且沟槽底部的二氧化硅层或低K介质层位于衬底范围内，然后在沟槽中填充多晶硅，这样制作的沟槽栅IGBT沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚，可以在不影响沟道阈值电压的情况下，减小沟槽栅IGBT的栅集寄生电容，提高沟槽栅IGBT的工作安全性。
实施例三
本实施例提供的沟槽栅IGBT采用上述实施例中的方法制作而成。如图7所示，本实施例提供一种沟槽栅IGBT，包括：衬底1、覆盖在衬底1上的掺杂区2以及贯穿掺杂区2且底部位于衬底1中的沟槽3，沟槽3内表面覆盖氧化层4，沟槽3底部的氧化层4上覆盖二氧化硅层或低K介质层5，二氧化硅层或低K介质层5上覆盖有多晶硅7，其中，二氧化硅层或低K介质层5的位于衬底1范围内；沟槽3底部的第一覆盖层比沟槽3侧壁的第二覆盖层厚，第一覆盖层为氧化层4与二氧化硅层或者低K介质层5，第二覆盖层为氧化层4。
本实施例提供的沟槽3栅IGBT，由于沟槽3底部的第一覆盖层比沟槽3侧壁的第二覆盖层厚，第一覆盖层为氧化层4与二氧化硅层或者低K介质层5，第二覆盖层为氧化层4，因此可以在不影响沟道阈值电压的情况下，减小沟槽3栅IGBT的栅集寄生电容，提高沟槽3栅IGBT的工作安全性。
进一步的，所述低K介质包括三氧化二硅烷、氟化的氧化物或有机硅氧烷聚合物。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。
Claims (9)
1.一种沟槽栅IGBT制作方法，其特征在于，包括：
在衬底上形成掺杂区；
在衬底和掺杂区形成沟槽，其中，沟槽贯穿掺杂区且沟槽底部位于衬底中；
在掺杂区表面和沟槽内表面生长氧化层；
在氧化层表面淀积二氧化硅层或低K介质层，其中，沟槽底部的二氧化硅层或低K介质层位于衬底范围内；
将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，同时保留沟槽底部的二氧化硅层或者低K介质层，以使沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚；其中，第一覆盖层为氧化层与二氧化硅层或者低K介质层，第二覆盖层为氧化层；
在沟槽中填充多晶硅，形成栅电极。
2.根据权利要求1所述的沟槽栅IGBT制作方法，其特征在于，所述低K介质包括三氧化二硅烷、氟化的氧化物和有机硅氧烷聚合物。
3.根据权利要求1所述的沟槽栅IGBT制作方法，其特征在于，将沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层刻蚀掉，具体包括，
在掺杂区表面及沟槽内涂覆光刻胶；
刻蚀以除去沟槽侧壁及掺杂区表面氧化层上的二氧化硅层或者低K介质层；
刻蚀以除去掺杂区表面的氧化层；
去除沟槽中的光刻胶。
4.根据权利要求1所述的沟槽栅IGBT制作方法，其特征在于，采用等离子体增强化学气相沉积法或者旋涂工艺淀积二氧化硅层或低K介质层。
5.根据权利要求1所述的沟槽栅IGBT制作方法，其特征在于，在沟槽中填充多晶硅，形成栅电极，具体包括：
在掺杂区表面及沟槽中淀积多晶硅；
光刻和刻蚀以除去掺杂区表面的多晶硅，并保留沟槽内的多晶硅，形成栅电极。
6.根据权利要求1所述的沟槽栅IGBT制作方法，其特征在于，所述氧化层为二氧化硅层。
7.根据权利要求1所述的沟槽栅IGBT制作方法，其特征在于，在衬底和掺杂区形成沟槽，具体包括：
在衬底和掺杂区采用等离子体干法刻蚀形成沟槽。
8.一种沟槽栅IGBT，其特征在于，包括：衬底、覆盖在衬底上的掺杂区以及贯穿掺杂区且底部位于衬底中的沟槽，沟槽内表面覆盖氧化层，沟槽底部的氧化层上覆盖二氧化硅层或低K介质层，在二氧化硅层或低K介质层上覆盖有多晶硅，其中，二氧化硅层或低K介质层的位于所述衬底范围内；沟槽底部的第一覆盖层比沟槽侧壁的第二覆盖层厚，第一覆盖层为氧化层与二氧化硅层或者低K介质层，第二覆盖层为氧化层。
9.根据权利要求8所述的沟槽栅IGBT，其特征在于，所述低K介质包括三氧化二硅烷、氟化的氧化物或有机硅氧烷聚合物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510980302.4A CN106910767A (zh) | 2015-12-23 | 2015-12-23 | 沟槽栅igbt制作方法及沟槽栅igbt |
Publications (1)
| Publication Number | Publication Date |
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| CN106910767A true CN106910767A (zh) | 2017-06-30 |
Family
ID=59200041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510980302.4A Pending CN106910767A (zh) | 2015-12-23 | 2015-12-23 | 沟槽栅igbt制作方法及沟槽栅igbt |
Country Status (1)
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| CN (1) | CN106910767A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112447507A (zh) * | 2019-08-30 | 2021-03-05 | 株洲中车时代半导体有限公司 | 一种提高沟槽栅击穿特性的goi测试样片制造方法 |
| CN113035956A (zh) * | 2021-02-26 | 2021-06-25 | 中之半导体科技(东莞)有限公司 | 一种具有凹陷沟槽的场效应晶体管 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967245A (en) * | 1988-03-14 | 1990-10-30 | Siliconix Incorporated | Trench power MOSFET device |
| CN1360735A (zh) * | 1999-05-25 | 2002-07-24 | 理查德·K·威廉斯 | 具有多厚度栅极氧化层的槽型半导体器件及其制造方法 |
| CN103824764A (zh) * | 2012-11-19 | 2014-05-28 | 上海华虹宏力半导体制造有限公司 | 一种沟槽型mos器件中沟槽栅的制备方法 |
| CN104681614A (zh) * | 2013-09-20 | 2015-06-03 | 三垦电气株式会社 | 半导体装置 |
-
2015
- 2015-12-23 CN CN201510980302.4A patent/CN106910767A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4967245A (en) * | 1988-03-14 | 1990-10-30 | Siliconix Incorporated | Trench power MOSFET device |
| CN1360735A (zh) * | 1999-05-25 | 2002-07-24 | 理查德·K·威廉斯 | 具有多厚度栅极氧化层的槽型半导体器件及其制造方法 |
| CN103824764A (zh) * | 2012-11-19 | 2014-05-28 | 上海华虹宏力半导体制造有限公司 | 一种沟槽型mos器件中沟槽栅的制备方法 |
| CN104681614A (zh) * | 2013-09-20 | 2015-06-03 | 三垦电气株式会社 | 半导体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112447507A (zh) * | 2019-08-30 | 2021-03-05 | 株洲中车时代半导体有限公司 | 一种提高沟槽栅击穿特性的goi测试样片制造方法 |
| CN113035956A (zh) * | 2021-02-26 | 2021-06-25 | 中之半导体科技(东莞)有限公司 | 一种具有凹陷沟槽的场效应晶体管 |
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