CN103151309A - 深沟槽功率mos器件及其制备方法 - Google Patents

Abstract

本发明提供一种深沟槽功率MOS器件及其制备方法，其包括元胞区、栅极电性接触区和终端保护区，所述元胞区中，利用反型制备的且与体区同型的体接触区使源区和体区实现等电位。本发明的元胞间距最小可达0.76μm，使本发明的器件为高元胞密度；本发明采用了无掩膜版注入（BlankImplantation），简化工艺；在保证0.16μm的最小光刻胶线宽的同时，本发明避免了小线宽光刻工艺中光刻胶宽度过小而导致的倒胶问题；本发明可进一步增加体接触区的掺杂浓度，以降低体接触区与源体接触金属层之间、以及体接触区与体接触金属层之间的接触电阻；本发明改进了常规栅极电性接触方法，降低了工艺难度。

Description

深沟槽功率MOS器件及其制备方法

技术领域

本发明属于半导体器件及其制造领域，涉及一种深沟槽功率MOS器件及其制备方法，特别是涉及一种高元胞密度的深沟槽功率MOS器件及其制备方法。

背景技术

目前，常规的深沟槽功率MOS器件工艺制备中，为了使源区1’’和体区2’’等电位，在制备接触孔3’’时需要刻蚀硅层以穿透源区1’’、深入到体区2’’，如图1所示。

在应用频率不高的情况下，功耗主要有导通损耗决定，导通损耗主要受制于特征导通电阻大小的影响，其中，特征导通电阻越小，导通损耗越小。降低特征导通电阻的主要方法是提高元胞密度，降低相邻元胞间距（pitch），增加单位面积总有效宽度，从而达到降低特征导通电阻的目的。如图1所示，目前国内功率MOS量产工艺中最小元胞沟槽线宽约为0.25μm，最终刻蚀并制备牺牲氧化层和绝缘栅氧化层后的沟槽线宽d1约0.4μm，最小元胞接触孔线宽d2约0.25μm，248nm DUV光刻机对位精度在60nm左右，为保证足够工艺窗口，元胞接触孔到最终完成绝缘栅氧化层元胞沟槽4’’的间距d3至少为0.09μm。这样，在现有技术工艺中，最小能达到的元胞间距约为0.83μm，国内外业界一般把量产的最小元胞间距定在1.0μm左右。

中国专利（申请号：201110405658.7）公开了一种超高元胞密度深沟槽功率MOS器件及其制造方法，如图2所示，其在元胞区域无需接触孔工艺，而是直接通过沉积源极金属5’与源区7’、P阱层（体区）4’欧姆接触，源极金属5’与元胞沟槽11’内的导电多晶硅6’通过绝缘介质层9’相绝缘隔离。该专利可提高元胞密度，降低特征导通电阻。

但该专利存在以下缺陷：

1、显然，该专利所述的元胞密度不是如其描述的“仅受制于元胞沟槽11’的最小线宽和间距，不受制于接触孔线宽和孔到元胞沟槽的对位精度”。事实上，该专利的元胞密度一方面还受制于各相邻元胞源极7’（即图2中N+区域）之间的间距d4，即P阱层（体区）4’与源极金属5’接触处的宽度（对于248nm DUV光刻机而言该宽度最小可到0.16μm），进一步，该专利的元胞密度另一方面还受制于源极7’到元胞沟槽11’的对位精度。因此，该专利的元胞密度不可能其如所述的“元胞密度至少可达2G/inch2，元胞密度提高约220%”，而是该专利中最小能达到的元胞间距（pitch）约为0.76μm；

2、该专利中所述元胞的源极7’注入时，需要在体区4’窗口处形成光刻胶阻挡，该光刻胶宽度较小（一般对于248nm DUV光刻机，该光刻胶宽度最小可到0.16μm），容易导致倒胶（peeling），影响产品量率；

3、该专利中没有给出深沟槽功率MOS器件中关于栅极电性接触的解决方法；

4、该专利利用P阱层（体区）4’与源极金属5’直接接触以使体区和源区等电位，因此，该接触区域的浓度只能与P阱层（体区）4’的浓度保持一致，不能在体区浓度不变的情况下进一步单独调节该接触区域的掺杂浓度以降低接触电阻。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种深沟槽功率MOS器件及其制备方法，用于解决现有技术中由于制造工艺及方法的限制而导致倒胶的问题，同时用于解决现有技术中体区与金属接触的区域掺杂浓度不可调而不利于降低接触电阻的问题，进一步补充现有技术中器件的栅极电性接触的解决方法。

为实现上述目的及其他相关目的，本发明提供一种深沟槽功率MOS器件的制备方法，所述制备方法至少包括以下步骤：

1）提供一衬底，所述衬底包括第一导电类型的漏极区及形成于其上的第一导电类型的第一外延层，其中，所述第一外延层横向划分为元胞区、栅极电性接触区及终端保护区；

2）在所述衬底上表面沉积硬掩膜并对其进行光刻、刻蚀直至暴露出所述衬底上表面，以形成硬掩膜窗口；

3）通过所述硬掩膜窗口对所述衬底进行刻蚀，以在所述衬底的第一外延层中形成若干规则排列且相互平行的深沟槽，其中，所述深沟槽包括元胞沟槽、栅极电性接触区沟槽及终端保护区沟槽；

4）在所述衬底上表面及深沟槽内形成栅介质层；

5）在所述栅介质层上沉积栅极材料层，其中，所述栅极材料层填充满所述深沟槽并覆盖于所述衬底表面的栅介质层上表面；

6）光刻、刻蚀所述栅极材料层，使位于栅极电性接触区的栅极材料层覆盖于其对应的衬底表面的栅介质层上表面以形成栅极布线层，同时使栅极电性接触区沟槽内填充满栅极材料层以形成栅极，使元胞沟槽及终端保护区沟槽内部分填充栅极材料层以形成栅极；

7）在所述第一外延层顶部形成第二导电类型的第三外延层，在所述第三外延层顶部形成第一导电类型的源区，在位于所述元胞区的第三外延层顶部形成第二导电类型的体接触区以将所述源区间隔为两部分，在位于终端保护区的第三外延层顶部形成与终端保护区沟槽相接触的体接触区，在所述元胞沟槽的栅极上形成上表面与所述衬底上表面位于同一平面的第一绝缘介质层，其中，位于所述源区或/及体接触区下方的第三外延层为体区，位于所述第三外延层下方的第一外延层为漂移区，同时，所述第三外延层的深度小于所述深沟槽的深度使所述深沟槽伸入至所述漂移区顶部，且所述深沟槽均与其相邻的体区或/及源区相接触；

8）在所述步骤7）之后获得的结构上表面再沉积绝缘介质层而后刻蚀所述绝缘介质层，形成位于栅极电性接触区的第二绝缘介质层及位于终端保护区的第三绝缘介质层，且所述第二绝缘介质层中形成有暴露所述栅极布线层上表面的接触孔，且所述第三绝缘介质层中形成有暴露所述体接触区上表面的接触孔，其中，刻蚀位于元胞区的所述绝缘介质层直至暴露所述衬底上表面但保留位于元胞沟槽中的第一绝缘介质层；

9）在所述步骤8）之后获得的结构上表面沉积金属，而后采用光刻、刻蚀工艺，形成位于元胞区的源体接触金属层、位于栅极电性接触区的栅极接触金属层、及位于终端保护区的体接触金属层，其中，所述源体接触金属层直接与所述源区及体接触区欧姆接触，且所述源体接触金属层通过第一绝缘介质层与所述元胞沟槽的栅极绝缘隔离，所述栅极接触金属层通过位于栅极电性接触区的接触孔与其对应的栅极布线层欧姆接触，所述体接触金属层通过位于终端保护区的接触孔与其对应的体接触区欧姆接触。

可选地，所述的第一外延层与漏极区之间还设有第一导电类型的第二外延层作为缓冲区，即所述的第二外延层形成于漏极区上，且所述的第一外延层形成于第二外延层上。

可选地，所述漏极区、第二外延层及第一外延层的掺杂浓度依次降低，其中，所述漏极区为重掺杂第一导电类型，所述第一外延层为轻掺杂第一导电类型。

可选地，所述步骤4）在形成所述栅介质层之前还包括在所述衬底上表面及深沟槽内生长牺牲氧化层而后去除所述牺牲氧化层的步骤，以清除所述衬底上表面、深沟槽侧壁及深沟槽底部的缺陷和杂质。

可选地，所述步骤5）中栅极材料层为经掺杂的栅极材料层，其中，沉积栅极材料层时同时进行掺杂，或者沉积栅极材料层后再对其进行离子注入及退火工艺，以降低栅极材料层的电阻。

可选地，所述步骤7）中形成所述第三外延层、源区及体接触区的具体步骤为：通过两次无掩膜掺杂注入，先在所述第一外延层顶部形成第三外延层，再在所述第三外延层顶部形成源区；然后采用光刻、离子注入及退火工艺，在所述元胞区的源区中形成浓度可调整的体接触区，同时将终端保护区中位于体区上方的第一导电类型的区域转型为第二导电类型，以形成终端保护区的浓度可调整的体接触区。

可选地，所述步骤7）中形成所述第一绝缘介质层的具体步骤为：在所述栅极布线层、栅极及栅介质层上沉积绝缘介质层，并刻蚀所述绝缘介质层，使所述元胞沟槽表面保留绝缘介质层以形成该第一绝缘介质层。

可选地，所述步骤7）中，形成所述第一绝缘介质层在形成所述第三外延层、源区和体接触区之前制作。

可选地，所述步骤7）中，形成所述第一绝缘介质层在形成所述第三外延层、源区和体接触区之后制作。

本发明还提供一种深沟槽功率MOS器件，至少包括：

若干规则排布且相互平行并联设置元胞的元胞区、用于栅极电连接的栅极电性接触区和终端保护区，其中，所述元胞区、栅极电性接触区及终端保护区均包括：

漏极区，为重掺杂第一导电类型；

漂移区，为轻掺杂第一导电类型，形成于所述漏极区上；

第三外延层，形成于所述漂移区上，至少包括第二导电类型的体区，其中，所述体区位于所述第三外延层底部与所述漂移区相接触；

自所述第三外延层上凹设的若干深沟槽，包括元胞沟槽、栅极电性接触区沟槽及终端保护区沟槽，贯穿所述体区并延伸至所述漂移区顶部，所述深沟槽内壁和底部形成有栅介质层，且所述深沟槽中还填充有与所述栅介质层相接触的栅极，其中，所述栅极电性接触区沟槽内填充满所述栅极，所述元胞沟槽及终端保护区沟槽均部分填充所述栅极；

所述元胞区中还包括源区、体接触区、第一绝缘介质层以及源体接触金属层，且所述元胞区的各该元胞均包括一元胞沟槽；其中，

所述源区，为重掺杂第一导电类型，形成于元胞区的第三外延层顶部且位于所述体区之上并与各该元胞沟槽的外壁相接触，各该相邻元胞的源区之间形成有间隔；

所述体接触区，为第二导电类型，形成于元胞区的第三外延层顶部并位于所述体区之上，且位于相邻元胞的源区之间的间隔中并与所述源区相接触；

各该元胞沟槽内还填充有位于所述栅极上、且与栅介质层相接触的第一绝缘介质层，所述第一绝缘介质层的上表面与所述元胞沟槽开口及所述第三外延层的上表面均位于同一平面内；

所述源体接触金属层，位于所述元胞区的第三外延层上，且与所述源区及体接触区欧姆接触，同时，所述源体接触金属层通过第一绝缘介质层与所述元胞沟槽的栅极绝缘隔离；

所述栅极电性接触区还包括栅介质层、栅极布线层、第二绝缘介质层及栅极接触金属层；其中，

所述栅介质层，形成于栅极电性接触区的第三外延层上，且所述栅介质层与栅极电性接触区沟槽的栅介质层相连接；

所述栅极布线层，形成于上述栅介质层上；

所述第二绝缘介质层，形成于所述栅极布线层上，且所述第二绝缘介质层内形成有暴露所述栅极布线层上表面的接触孔；

所述栅极接触金属层，形成于所述第二绝缘介质层上且通过所述第二绝缘介质层的接触孔与所述栅极布线层相接触。

可选地，所述的漂移区与漏极区之间还设有第一导电类型的第二外延层作为缓冲区，即所述的第二外延层形成于漏极区上，且所述的漂移区形成于第二外延层上。

可选地，所述漏极区、第二外延层及漂移区的掺杂浓度依次降低，其中，所述漏极区为重掺杂第一导电类型，所述漂移区为轻掺杂第一导电类型。

可选地，所述第一绝缘介质层的厚度为10~500埃。

如上所述，本发明的深沟槽功率MOS器件及其制备方法，具有以下有益效果：本发明在元胞区中，利用反型制备的且与体区同型的体接触区使源区和体区实现等电位；在保证元胞间距最小可达0.76μm、使器件为高元胞密度的同时，本发明部分注入工艺中还采用了无掩膜版注入（Blank Implantation），简化工艺，降低工艺难度，而且本发明在体接触区注入时，在保证0.16μm的最小光刻胶线宽的同时，避免了小线宽光刻工艺中光刻胶宽度过小而导致的倒胶问题；另外，本发明的体接触区浓度与体区的浓度可以不相一致，使所述体接触区浓度可根据需要进行调整，从而在不改变体区浓度的同时，进一步增加体接触区的掺杂浓度，以降低体接触区与源体接触金属层之间、以及体接触区与体接触金属层之间的接触电阻；此外，本发明明确了栅极电性接触方法为多晶硅布线连接（poly line pick-up）方法，且仅使绝缘介质层开窗口至位于其下的栅极布线层上表面，改进了常规栅极电性接触方法中制备接触孔工艺，避免了常规工艺中电性接触时不仅刻蚀绝缘介质层还需深度刻蚀位于绝缘介质层之下的栅极布线层，进一步降低了工艺难度。

附图说明

图1显示为现有技术中的深沟槽功率MOS器件结构示意图，其中，该器件采用常规工艺进行制备，即需要刻蚀深入至体区的接触孔以使源区和体区等电位。

图2显示为现有技术中无需接触孔工艺的深沟槽功率MOS器件结构示意图。

图3至18显示为本发明的深沟槽功率MOS器件制备方法在实施例一中各步骤的结构示意图，其中，图18也为本发明的深沟槽功率MOS器件在实施例二中的结构示意图。

元件标号说明

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至18。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图3至图18所示，本发明提供一种深沟槽功率MOS器件的制备方法，所述制备方法至少包括以下步骤：

首先执行步骤1），如图3所示，提供一衬底，所述衬底包括第一导电类型的漏极区1及形成于其上的第一导电类型的第一外延层2，其中，所述第一外延层2横向划分为元胞区I、栅极电性接触区II及终端保护区III，其中，所述终端保护区III环绕包围元胞区I和栅极电性接触区II；所述的第一外延层2与漏极区1之间还设有第一导电类型的第二外延层3作为缓冲区，即所述的第二外延层3形成于漏极区1上，且所述的第一外延层2形成于第二外延层3上，所述衬底的上表面即为所述第一外延层的上表面；所述漏极区1、第二外延层3及第一外延层2的掺杂浓度依次降低，其中，所述漏极区1为重掺杂第一导电类型，所述第一外延层2为轻掺杂第一导电类型；所述第一导电类型与第二导电类型互为反型导电类型。所述衬底为Ⅳ族半导体材料或III-V族半导体材料，至少包括硅、锗硅、氮化镓或砷化镓等，在本实施例一中，所述衬底优选硅。

在本实施例一中，所述第一导电类型为N型导电类型，所述第二导电类型为P型导电类型，但并不局限于此，在另一实施例中，所述第一导电类型为P型导电类型，所述第二导电类型为N型导电类型。

在本实施例一中，所述衬底包括N++型（重掺杂第一导电类型）的漏极区1、形成于其上的N+型的第二外延层3及形成于所述第二外延层3上的N-型（轻掺杂第一导电类型）的第一外延层2，且所述衬底的上表面即为所述第一外延层2的上表面；其中， N型掺杂离子为P或As的任意一种或两种的组合，在本实施例一中，所述N型掺杂离子为P。

需要说明的是，所述N-型的第一外延层2的存在是为了增大预制作器件的击穿电压；进一步，本实施例一中还存在的所述N+型的第二外延层3作为缓冲区，其目的是避免N++型的漏极区1直接过渡到N-型的第一外延层2而导致预制作器件的击穿电压的降低。接着执行步骤2）。

在步骤2）中，如图4所示，在所述衬底上表面（即所述第一外延层2的上表面）沉积硬掩膜4并对其进行光刻、刻蚀直至暴露出所述衬底上表面，以形成硬掩膜窗口；沉积所述硬掩膜4的方法包括化学气相沉积或物理气相沉积，在本实施例一中采用化学气相沉积；对所述硬掩膜4进行光刻、刻蚀是指在所述硬掩膜4上涂布光刻胶（未图示）并对其曝光、显影，而后对未覆盖光刻胶的部分硬掩膜4进行刻蚀形成硬掩膜窗口，最后去胶，由于光刻、刻蚀工艺为本领域技术人员所熟知的内容，在此不再赘述；所述硬掩膜4为氮化硅或者氧化硅，在本实施例一中，所述硬掩膜4为氮化硅。接着执行步骤3）。

在步骤3）中，如图5所示，通过所述硬掩膜窗口对所述衬底进行刻蚀，以在所述衬底的第一外延层2中形成若干规则排列且相互平行的深沟槽5，其中，所述深沟槽5包括位于元胞区I的元胞沟槽51、位于栅极电性接触区II的栅极电性接触区沟槽52及位于终端保护区III的终端保护区沟槽53；所述刻蚀工艺为干法刻蚀，其中，所述干法刻蚀至少包括反应离子刻蚀或等离子体刻蚀，在本实施例一中，刻蚀所述衬底采用反应离子刻蚀；所述深沟槽的深度范围1~8.5μm，在本实施例一中，优选1.3~2μm。接着执行步骤4）。

在步骤4）中，在所述衬底上表面及深沟槽5内形成栅介质层7，形成所述栅介质层7采用氧化生长或沉积的方法；另外，在形成所述栅介质层7之前还包括在所述衬底上表面及深沟槽5内生长牺牲氧化层6而后去除所述牺牲氧化层6的步骤，以清除所述衬底上表面、深沟槽侧壁及深沟槽底部的缺陷和杂质。

如图6及图7所示，在本实施例一中，所述步骤4）为：在所述衬底上表面及深沟槽5内先生长牺牲氧化层6后再去除该牺牲氧化层6，而后在清除了缺陷和杂质的所述衬底上表面及深沟槽5内进行氧化生长形成栅介质层7。其中，所述牺牲氧化层6为氧化硅材料，所述栅介质层7为氧化硅或氮氧化硅材料，在本实施例一中，所述牺牲氧化层6为氧化硅，所述栅介质层7为氧化硅，制备所述牺牲氧化层6和栅介质层7后的深沟槽5的线宽约为0.4μm。接着执行步骤5）。

在步骤5）中，如图8所示，在所述栅介质层7上沉积栅极材料层8，其中，所述栅极材料层8填充满所述深沟槽并覆盖于所述衬底表面的栅介质层7上表面；所述栅极材料层8为多晶硅、钛、铝、铝铜、铝硅铜或铜；进一步，所述栅极材料层8为经掺杂的栅极材料层，以降低所述栅极材料层8的电阻，其中，一种掺杂方法为在沉积所述栅极材料层8的同时进行掺杂，另一种方法是在沉积所述栅极材料层8后再对其进行离子注入及退火工艺。

在本实施例一中，所述步骤5）的栅极材料层8为经掺杂的多晶硅，优选沉积多晶硅栅极材料层8的同时进行掺杂；所述栅极材料层8的具体掺杂杂质根据具体预制作的器件的不同需求而定，掺杂的主要目的是为了降低所述栅极材料层8的电阻。接着执行步骤6）。

在步骤6）中，如图9所示，光刻、刻蚀所述栅极材料层8，使位于栅极电性接触区II的栅极材料层8覆盖于其对应的形成有栅介质层7的衬底上表面以形成栅极布线层82，同时使栅极电性接触区沟槽52内填充满栅极材料层以形成栅极81；使元胞沟槽51及终端保护区沟槽53内部分填充栅极材料层8以形成栅极81，其中，在元胞沟槽51及终端保护区沟槽53内的栅极81的上表面低于所述形成有栅介质层7的衬底的上表面200~2000埃，在本实施例一中，优选500~1200埃；所述刻蚀工艺为干法刻蚀或湿法刻蚀，其中，所述干法刻蚀至少包括反应离子刻蚀或等离子体刻蚀，所述湿法刻蚀时采用硝酸或者硝酸与氢氟酸混合溶液，且在湿法刻蚀时可以使用水或者乙酸稀释以降低刻蚀速率，以便控制刻蚀厚度，在本实施例一中，刻蚀所述衬底采用反应离子刻蚀。

需要指出的是，元胞区I、栅极电性接触区II及终端保护区III之间如何连通以及位于元胞区I、栅极电性接触区II及终端保护区III的各该深沟槽5之间的栅极81如何实现互联为本领域技术人员所熟知的内容，在此不再一一赘述。接着执行步骤7）。

在步骤7）中，在所述第一外延层2顶部形成第二导电类型的第三外延层21，在所述第三外延层21顶部形成第一导电类型的源区211，在位于所述元胞区I的第三外延层顶部形成第二导电类型的体接触区212以将所述源区211间隔为两部分，在位于终端保护区III的第三外延层21顶部形成与终端保护区沟槽53相接触的体接触区212，在所述元胞沟槽51的栅极81上形成上表面与所述衬底上表面位于同一平面的第一绝缘介质层91，其中，位于所述源区211或/及体接触区212下方的第三外延层21为体区213，位于所述第三外延层21下方的第一外延层2为漂移区22，同时，所述第三外延层21的深度小于所述深沟槽5的深度使所述深沟槽5伸入至所述漂移区22顶部，且所述深沟槽5均与其相邻的体区213或/及源区211相接触，所述第一外延层31包括第三外延层21和漂移区22，在所述元胞区I中，所述第三外延层21包括体区213、源区211和体接触区212，在所述终端保护区III中，所述第三外延层21包括体区213和体接触区212。

需要说明的是，所述步骤7）中形成所述第三外延层21、源区211及体接触区212的具体步骤为：通过两次无掩膜（Blank Implantation）掺杂注入，先在所述第一外延层2顶部形成第三外延层21，再在所述第三外延层21顶部形成源区212；然后采用光刻、离子注入及退火工艺，在所述元胞区I的源区211中形成浓度可调整的体接触区212，同时将终端保护区III中位于体区213上方的第一导电类型的区域转型为第二导电类型，以形成终端保护区III的浓度可调整的体接触区212。

需要进一步说明的是，所述步骤7）中形成所述第一绝缘介质层91的具体步骤为：在所述栅极布线层82、栅极81及栅介质层7上沉积绝缘介质层9，并刻蚀所述绝缘介质层9，使所述元胞沟槽51表面保留绝缘介质层9以形成该第一绝缘介质层91，此时，所述终端保护区沟槽53表面也可以形成有该第一绝缘介质层91；所述第一绝缘介质层91的厚度为10~500埃，优选10~200埃。

需要指出的是，所述步骤7）中，形成所述第一绝缘介质层91在形成所述第三外延层21、源区211和体接触区212之前制作，或者形成所述第一绝缘介质层91在形成所述第三外延层21、源区211和体接触区212之后制作。

在本实施例一的所述步骤7）中，形成所述第一绝缘介质层91在形成所述第三外延层21、源区211和体接触区212之前制作，所述第一绝缘介质层91的厚度优选为10~200埃，且所述第一导电类型为N型，第二导电类型为P型，其中，所述体区213为P型，所述源区211为N+型，所述体接触区212为P型，所述漂移区22为N-型。

所述步骤7）在本实施例一中形成所述第三外延层21、源区211和体接触区212的具体步骤如下：

如图10所示，通过无掩膜（Blank Implantation）掺杂注入，在所述N-型的第一外延层2顶部形成P型的第三外延层21，位于所述P型的第三外延层21下方的N-型的第一外延层2为N-型的漂移区22，其中，所述第三外延层21的深度小于所述深沟槽5的深度使所述深沟槽5伸入至所述漂移区22顶部；形成P型的第三外延层21时掺杂离子为B、BF、BF₂或In中的任意一种或几种的组合，在本实施例一中，形成P型的第三外延层21时优选掺杂离子为B；

而后如图11所示，继续采用无掩膜（Blank Implantation）掺杂注入，再在所述P型的第三外延层21顶部形成N+型的源区211，位于所述源区211下方的第三外延层21为体区213，其中，形成N+型的源区211时掺杂离子为P或As的任意一种或两种的组合，在本实施例一中，形成N+型的源区211时优选掺杂离子为P；

接着如图12及图13所示，在所述元胞区I形成有栅介质层7的衬底表面旋涂光刻胶100，而后对该光刻胶100进行曝光显影，形成预注入体接触区212的光刻胶窗口，而后对未覆盖该光刻胶100的区域进行P++型离子注入、去除所述光刻胶100及高温退火，使元胞区I中光刻胶窗口对应的第三外延层21顶部形成P型体接触区212，且所述P型体接触区212将所述源区211间隔为两部分，该体接触区212浓度可由P++型离子注入进行调整；同时，使栅极电性接触区II中未覆盖栅极布线层82的第三外延层21顶部区域转型为P型，将终端保护区III中位于体区213上方的N+型的区域转型为P型，且使位于终端保护区III的第三外延层21顶部形成有与终端保护区沟槽53相接触的P型的体接触区212，同时该体接触区212浓度可由P++型离子注入进行调整，其中，所述P++型注入的离子为B、BF、BF₂或In中的任意一种或几种的组合，在本实施例一中优选注入离子为B。

从而，在所述元胞区I中，位于所述源区211及体接触区212下方的第三外延层21为体区213，所述元胞沟槽51与其相邻的体区213及源区211相接触；在所述终端保护区III中，位于所述体接触区212下方的第三外延层21为体区213，所述深终端保护区沟槽53与其相邻的体区213及P型的体接触区212相接触。

需要指出的是，一般对于248nm DUV光刻机而言，该光刻胶窗口的宽度最小可到0.16μm，在本实施例一的图12中，宽度为0.16μm的为镂空的光刻胶窗口而非光刻胶本身，因此本发明在保证0.16μm的最小光刻胶线宽的同时，避免了现有技术中小线宽光刻工艺中光刻胶宽度过小而导致的倒胶问题。

需要进一步指出的是，现有技术中无需接触孔工艺的专利（申请号：201110405658.7）中直接利用体区本身使源区和体区实现等电位，而本发明利用反型制备的且与体区213同型的体接触区212使源区211和体区213实现等电位，本发明的体接触区212的浓度与体区213的浓度可以不相一致，从而在不改变体区213浓度的同时，使所述体接触区212浓度可根据需要进行调整。

在本实施例一中，所述步骤7）中形成所述第一绝缘介质层91的具体步骤为：如图14及图15所示，在所述栅极布线层82、栅极81及栅介质层7上沉积绝缘介质层9，并刻蚀所述绝缘介质层9，使所述元胞沟槽51及终端保护区沟槽53的表面保留绝缘介质层9以形成该第一绝缘介质层91，且所述第一绝缘介质层91的上表面与所述衬底上表面位于同一平面，以确保所述第一绝缘介质层91在后续金属电连接时实现栅极81与该金属的绝缘隔离，其中，所述第一绝缘介质层91的厚度优选为10~200埃；此时，除位于栅极布线层82下存在栅介质层7外，其余位于所述衬底上表面的栅介质层7也被刻蚀掉，使所述元胞区I中的源区211、体接触区212、及第一绝缘介质层91暴露于所述衬底上表面，使所述终端保护区III中的体接触区212及第一绝缘介质层91暴露于所述衬底上表面，其中，所述绝缘介质层9（第一绝缘介质层91）的材料为氧化硅、氮氧化硅或者氮化硅，在本实施例一中，所述绝缘介质层9为氧化硅。接着执行步骤8）。

在步骤8）中，如图16及17所示，在所述步骤7）之后获得的结构上表面再沉积绝缘介质层9而后光刻、刻蚀所述绝缘介质层9，形成位于栅极电性接触区II的第二绝缘介质层92及位于终端保护区III的第三绝缘介质层93，且所述第二绝缘介质层92中形成有暴露所述栅极布线层82上表面的接触孔，且所述第三绝缘介质层93中形成有暴露所述体接触区212上表面的接触孔，其中，刻蚀掉位于元胞区I的所述绝缘介质层9直至暴露所述衬底上表面但保留位于元胞沟槽51中的第一绝缘介质层91，此时，所述元胞区I中的源区211、体接触区212、及第一绝缘介质层91暴露于所述衬底上表面。接着执行步骤9）。

在步骤9）中，如图18所示，在所述步骤8）之后获得的结构上表面沉积金属，而后采用光刻、刻蚀工艺，形成位于元胞区I的源体接触金属层121、位于栅极电性接触区II的栅极接触金属层122、及位于终端保护区III的体接触金属层123，其中，所述源体接触金属层121直接与所述源区211及体接触区212欧姆接触，且所述源体接触金属层121通过第一绝缘介质层91与所述元胞沟槽51的栅极81绝缘隔离，所述栅极接触金属层122通过位于栅极电性接触区II的接触孔与其对应的栅极布线层82欧姆接触，所述体接触金属层123通过位于终端保护区III的接触孔与其对应的体接触区212欧姆接触。所述源体接触金属层121、栅极接触金属层122及体接触金属层123的材料为钛、铝、铝铜、铝硅铜或者铜，在本实施例一中优选铝铜。

需要特别指出的是，现有技术中无需接触孔工艺的专利（申请号：201110405658.7）中直接利用体区本身使源区和体区实现等电位，而本发明利用反型制备的且与体区213同型的体接触区212使源区211和体区213实现等电位，因此本发明的体接触区212的浓度与位于其下的体区213的浓度可以不相一致，使所述体接触区212浓度可根据需要进行调整，从而在不改变体区213浓度的同时，进一步增加体接触区212的掺杂浓度，从而降低体接触区212与源体接触金属层122之间、以及体接触区212与体接触金属层123之间的接触电阻。

需要说明的是，常规工艺中源体金属接触是通过接触孔工艺实现，需要进行接触孔金属填充和层间电介质上面的金属连线工艺，而本发明在所述元胞区I源体接触金属层121的制备方法中采用无需接触孔的工艺，无需深度刻蚀衬底以穿透源区且深入到体区，因此在刻蚀去除位于元胞区I的所述绝缘介质层9后直接沉积金属，形成整片的源体接触金属层121，使所述源体接触金属层121与所述源区211及体接触区212进行欧姆接触时为整片金属直接接触，大大简化了工艺步骤，使本发明的制作工艺及器件结构更为简单，降低了工艺难度。

需要进一步说明的是，本发明对于元胞区I的制备方法采用无需接触孔的工艺，无需深度刻蚀衬底以穿透源区且深入到体区，从而步骤8）中刻蚀所述绝缘介质层9时，是将位于元胞区I的所述绝缘介质层9全部刻蚀掉，且只刻蚀至暴露所述衬底上表面但保留位于元胞沟槽51中的第一绝缘介质层91，因此，对于同时刻蚀接触孔的位于栅极电性接触区II的绝缘介质层9而言，仅使该绝缘介质层9刻蚀接触孔（开窗口）至位于其下的栅极布线层82上表面，即第二绝缘介质层92形成有暴露所述栅极布线层82上表面的接触孔，从而本发明不仅明确了栅极电性接触方法为多晶硅布线连接（poly line pick-up）方法，而且改进了常规栅极电性接触方法中制备接触孔的工艺，避免了常规工艺中电性接触时不仅刻蚀绝缘介质层还需深度刻蚀位于绝缘介质层之下的栅极布线层，因此本发明进一步降低了工艺难度。

需要进一步指出的是，在本实施例一中，形成有栅介质层7及栅极81的深沟槽的线宽约为0.4μm；对于248nm DUV光刻机而言，体接触区212注入时的光刻胶窗口的宽度最小可到0.16μm，因此体接触区的最小线宽为0.16μm；由于接触孔与深沟槽对位精度的限制，与元胞沟槽51相接触的源区211的宽度最小为0.09μm，这样，在本实施例一中，最小能达到的元胞间距（pitch）约为0.76μm。

本发明在元胞区中，利用反型制备的且与体区同型的体接触区使源区和体区实现等电位；在保证元胞间距最小可达0.76μm、使器件为高元胞密度的同时，本发明部分注入工艺中还采用了无掩膜版注入（Blank Implantation），简化工艺，降低工艺难度，而且本发明在体接触区注入时，在保证0.16μm的最小光刻胶线宽的同时，避免了小线宽光刻工艺中光刻胶宽度过小而导致的倒胶问题；另外，本发明的体接触区浓度与体区的浓度可以不相一致，使所述体接触区浓度可根据需要进行调整，从而在不改变体区浓度的同时，进一步增加体接触区的掺杂浓度，以降低体接触区与源体接触金属层之间、以及体接触区与体接触金属层之间的接触电阻；此外，本发明明确了栅极电性接触方法为多晶硅布线连接（poly line pick-up）方法，且仅使绝缘介质层开窗口至位于其下的栅极布线层上表面，改进了常规栅极电性接触方法中制备接触孔工艺，避免了常规工艺中电性接触时不仅刻蚀绝缘介质层还需深度刻蚀位于绝缘介质层之下的栅极布线层，进一步降低了工艺难度。

实施例二

如图18所示，本发明还提供一种深沟槽功率MOS器件，所述深沟槽功率MOS器件至少包括：若干规则排布且相互平行并联设置元胞的元胞区I、用于栅极电连接的栅极电性接触区II和终端保护区III，其中，所述终端保护区III环绕包围元胞区I和栅极电性接触区II，所述元胞区I、及栅极电性接触区II终端保护区III均包括：漏极区1、漂移区22、第三外延层、自所述第三外延层上凹设的若干深沟槽、形成于深沟槽内壁和底部的栅介质层7、形成于深沟槽内的栅极81，其中，所述深沟槽包括元胞沟槽51、栅极电性接触区沟槽52及终端保护区沟槽53；所述元胞区I中还包括源区211、体接触区212、第一绝缘介质层91以及源体接触金属层121，且所述元胞区I的各该元胞均包括一元胞沟槽51；所述栅极电性接触区II还包括栅介质层7、栅极布线层82、第二绝缘介质层92及栅极接触金属层122。

需要说明的是，在所述元胞区I中，所述第三外延层包括体区213、源区211和体接触区212，在所述终端保护区III中，所述第三外延层包括体区213和体接触区212。

需要指出的是，所述终端保护区III还包括体接触区212、第三绝缘介质层93及体接触金属层123，且所述终端保护区沟槽53中还填充有位于所述栅极81上、且与栅介质层7及第三绝缘介质层93相接触的第一绝缘介质层91。

需要进一步指出的是，所述的漏极区1、漂移区22及第三外延层的材料为Ⅳ族半导体材料或III-Ⅴ族半导体材料，至少包括硅、锗硅、氮化镓或者砷化镓等，在本实施例二中优选硅。

在本实施例二中，第一导电类型为N型导电类型，第二导电类型为P型导电类型，但并不局限于此，在另一实施例中，所述第一导电类型为P型导电类型，所述第二导电类型为N型导电类型。

如图18所示，所述元胞区I、及栅极电性接触区II终端保护区III均包括的漏极区1、漂移区22、第三外延层、自所述第三外延层上凹设的若干深沟槽的具体结构如下：

所述漏极区1为重掺杂第一导电类型；所述漂移区22为轻掺杂第一导电类型，形成于所述漏极区1上。

需要说明的是，所述的漂移区22与漏极区1之间还设有第一导电类型的第二外延层3作为缓冲区，即所述的第二外延层3形成于漏极区1上，且所述的漂移区22形成于第二外延层3上；进一步，所述漏极区1、第二外延层3及漂移区22的掺杂浓度依次降低，其中，所述漏极区为重掺杂第一导电类型，所述漂移区为轻掺杂第一导电类型。

在本实施例二中，N+型的第二外延层3形成于N++型（重掺杂第一导电类型）漏极区1上，且N-型（轻掺杂第一导电类型）漂移区22形成于N+型第二外延层3上； N型掺杂离子为P或As的任意一种或两种的组合，在本实施例二中，优选所述N型掺杂离子为P。

需要指出的是，所述N-型的第一外延层2的存在是为了增大预制作器件的击穿电压；进一步，本实施例二中还存在的所述N+型的第二外延层3作为缓冲区，其目的是避免N++型的漏极区1直接过渡到N-型的第一外延层2而导致预制作器件的击穿电压的降低。

所述第三外延层形成于所述漂移区22上，至少包括第二导电类型的体区213，其中，所述体区213位于所述第三外延层底部与所述漂移区22相接触。在本实施例二中，在所述元胞区I中，所述第三外延层包括P型（第二导电类型）体区213、N+型（重掺杂第一导电类型）源区211和P型（第二导电类型体）接触区212，在所述终端保护区III中，所述第三外延层包括P型（第二导电类型）体区213和P型（第二导电类型）体接触区212；P型掺杂为B、BF、BF₂或In中的任意一种或几种的组合，在本实施例二中，优选所述P型掺杂为B。

自所述第三外延层上凹设的若干深沟槽包括元胞沟槽51、栅极电性接触区沟槽52及终端保护区沟槽53，各该深沟槽均贯穿所述体区213并延伸至所述漂移区22顶部，所述深沟槽内壁和底部形成有栅介质层7，且所述深沟槽中还填充有与所述栅介质层7相接触的栅极81，其中，形成有栅介质层7的所述栅极电性接触区沟槽52内填充满所述栅极81，形成有栅介质层7的所述元胞沟槽51及终端保护区沟槽53均部分填充所述栅极81；所述深沟槽的深度范围1~8.5μm，在本实施例二中，优选1.3~2μm；进一步，在元胞沟槽51及终端保护区沟槽53内的栅极81的上表面低于第三外延层的上表面的距离即为第一绝缘介质层91的厚度，所述第一绝缘介质层91的厚度为10~500埃，在本实施例二中，优选10~200埃。

需要说明的是，所述栅介质层7为氧化硅或氮氧化硅，在本实施例二中，所述栅介质层7为氧化硅；所述栅极81为多晶硅、钛、铝、铝铜、铝硅铜或铜，进一步所述栅极81为经掺杂的栅极，在本实施例二中，所述栅极81为经掺杂的多晶硅。

需要指出的是，所述栅极81的具体掺杂杂质根据具体预制作的器件的不同需求而定，掺杂的主要目的是为了降低所述栅极81的电阻。

需要进一步指出的是，本发明位于元胞区I、栅极电性接触区II及终端保护区III之间如何连通以及位于各该深沟槽5之间的栅极如何实现互联为本领域技术人员所熟知的内容，在此不再一一赘述。

如图18所示，所述元胞区I还包括源区211、体接触区212、第一绝缘介质层91以及源体接触金属层121，且所述元胞区I的各该元胞均包括一元胞沟槽51，其中，所述元胞区I中还包括的各结构具体如下：

所述源区211为重掺杂第一导电类型，其形成于元胞区I的第三外延层顶部且位于所述体区213之上并与各该元胞沟槽51的外壁相接触，各该相邻元胞的源区211之间形成有间隔。在本实施例二中，所述源区211为N+型，优选N型掺杂离子为P。

所述体接触区212为第二导电类型，其形成于元胞区I的第三外延层顶部且位于所述体区213之上，同时，所述体接触区212位于相邻元胞的源区211之间的间隔中并与所述源区211相接触。在本实施例二中，所述体接触区212为P型，优选P型掺杂离子为B。

各该元胞沟槽51内还填充有位于所述栅极81上、且与栅介质层7相接触的第一绝缘介质层91，所述第一绝缘介质层91的上表面与所述元胞沟槽51开口及所述第三外延层的上表面均位于同一平面内，以确保所述源体接触金属层121通过第一绝缘介质层91与所述元胞沟槽51的栅极81绝缘隔离；所述第一绝缘介质层91的厚度为10~500埃，优选10~200埃；所述第一绝缘介质层91的材料为氧化硅、氮氧化硅或者氮化硅，在本实施例二中，所述第一绝缘介质层91为氧化硅。

所述源体接触金属层121位于所述元胞区的第三外延层上，且与所述源区211及体接触区212欧姆接触，同时，所述源体接触金属层121通过第一绝缘介质层91与所述元胞沟槽51的栅极81绝缘隔离。所述源体接触金属层121的材料为铝、铝铜、铝硅铜或者铜，在本实施例二中优选铝铜。

需要说明的是，在所述元胞区I中，所述源体接触金属层121与所述源区211及体接触区212进行欧姆接触时为整片金属直接接触，而非通过接触孔进行金属接触，使制作工艺及器件结构更为简单，降低了工艺难度。

需要进一步说明的是，现有技术中无需接触孔工艺的专利（申请号：201110405658.7）中直接利用体区本身使源区和体区实现等电位，而本发明元胞区I中，利用与体区213同型的体接触区212使源区211和体区213实现等电位，因此本发明元胞区I中的体接触区212的浓度与体区213的浓度可以不相一致，使所述体接触区212浓度可根据需要进行调整，从而在不改变体区213浓度的同时，进一步增加体接触区212的掺杂浓度，从而降低体接触区212与源体接触金属层122之间的接触电阻。

如图18所示，所述栅极电性接触区II还包括栅介质层7、栅极布线层82、第二绝缘介质层92及栅极接触金属层122，其中，所述栅极电性接触区II中还包括的各结构具体如下：

所述栅介质层7形成于栅极电性接触区II的部分第三外延层上，且所述栅介质层7位于所述栅极电性接触区沟槽52开口两侧并与栅极电性接触区沟槽52的栅介质层7相连接；所述栅介质层7为氧化硅或氮氧化硅，在本实施例二中，所述栅极电性接触区II的栅介质层7为氧化硅。

所述栅极布线层82形成于上述栅介质层7上，同时，所述栅极布线层82也形成于栅极电性接触区沟槽52的栅极81上，并与所述栅极电性接触区沟槽52的栅极81相连接；所述栅极布线层82为多晶硅、钛、铝、铝铜、铝硅铜或铜，进一步所述栅极布线层82为钛、铝、铝铜、铝硅铜或铜或经掺杂的多晶硅，在本实施例二中，所述栅极布线层82与位于栅极电性接触区沟槽52中的栅极81材料相同，均为经掺杂的多晶硅。

需要指出的是，所述栅极布线层82的具体掺杂杂质根据具体预制作的器件的不同需求而定，掺杂的主要目的是为了降低所述栅极布线层82的电阻。

所述第二绝缘介质层92形成于所述栅极布线层82上，且所述第二绝缘介质层92内形成有接触孔，所述接触孔暴露出部分栅极布线层82上表面；进一步，所述第二绝缘介质层92还形成于除覆盖有栅极布线层82及栅介质层7以外的其余栅极电性接触区II的第三外延层上；所述第二绝缘介质层92的材料为氧化硅、氮氧化硅或者氮化硅，在本实施例二中，所述第二绝缘介质层92为氧化硅。

所述栅极接触金属层122形成于所述第二绝缘介质层92上且通过所述第二绝缘介质层92的接触孔与所述栅极布线层82相接触。所述栅极接触金属层122的材料为铝、铝铜、铝硅铜或者铜，在本实施例二中优选铝铜。

如图18所示，所述终端保护区III还包括体接触区212、第三绝缘介质层93及体接触金属层123，所述终端保护区沟槽53中还填充有位于所述栅极81上、且与栅介质层7及第三绝缘介质层93相接触的第一绝缘介质层91，其中，所述终端保护区III中还包括的各结构具体如下：

所述体接触区212为第二导电类型，其形成于终端保护区III的第三外延层顶部且位于所述体区213之上，且所述体接触区212与终端保护区沟槽53相接触。在本实施例二中，所述体接触区212为P型，优选P型掺杂离子为B。

所述第一绝缘介质层91的上表面与所述终端保护区沟槽53开口及所述第三外延层的上表面均位于同一平面内；所述第一绝缘介质层91的厚度为10~500埃，优选10~200埃；所述第一绝缘介质层91的材料为氧化硅、氮氧化硅或者氮化硅，在本实施例二中，所述第一绝缘介质层91为氧化硅。

所述第三绝缘介质层93形成于所述终端保护区III的第三外延层上，且所述第三绝缘介质层93内形成有接触孔，所述接触孔暴露出部分体区212上表面，同时，所述第三绝缘介质层93与形成于终端保护区沟槽53内的第一绝缘介质层91相接触；所述第三绝缘介质层93的材料为氧化硅、氮氧化硅或者氮化硅，在本实施例二中，所述第三绝缘介质层93为氧化硅。

所述体接触金属层123形成于所述第三绝缘介质层93上且通过所述第三绝缘介质层93的接触孔与位于所述终端保护区III的体接触区212相接触。所述体接触金属层123的材料为铝、铝铜、铝硅铜或者铜，在本实施例二中优选铝铜。

需要说明的是，本发明的终端保护区III中，体接触区212的浓度与位于其下的体区213的浓度可以不相一致，使所述体接触区212浓度可根据需要进行调整，从而在不改变体区213浓度的同时，进一步增加体接触区212的掺杂浓度，从而降低体接触区212与体接触金属层123之间的接触电阻。

需要进一步说明的是，在本实施例二中，形成有栅介质层7及栅极81的深沟槽的线宽约为0.4μm；对于248nm DUV光刻机而言，体接触区212的最小线宽为0.16μm；由于接触孔与深沟槽对位精度的限制，与元胞沟槽51相接触的源区211的宽度最小为0.09μm，这样，在本实施例二中，最小能达到的元胞间距（pitch）约为0.76μm。

综上所述，本发明的深沟槽功率MOS器件及其制备方法，本发明在元胞区中，利用反型制备的且与体区同型的体接触区使源区和体区实现等电位；在保证元胞间距最小可达0.76μm、使器件为高元胞密度的同时，本发明部分注入工艺中还采用了无掩膜版注入（Blank Implantation），简化工艺，降低工艺难度，而且本发明在体接触区注入时，在保证0.16μm的最小光刻胶线宽的同时，避免了小线宽光刻工艺中光刻胶宽度过小而导致的倒胶问题；另外，本发明的体接触区浓度与体区的浓度可以不相一致，使所述体接触区浓度可根据需要进行调整，从而在不改变体区浓度的同时，进一步增加体接触区的掺杂浓度，以降低体接触区与源体接触金属层之间、以及体接触区与体接触金属层之间的接触电阻；此外，本发明明确了栅极电性接触方法为多晶硅布线连接（poly line pick-up）方法，且仅使绝缘介质层开窗口至位于其下的栅极布线层上表面，改进了常规栅极电性接触方法中制备接触孔工艺，避免了常规工艺中电性接触时不仅刻蚀绝缘介质层还需深度刻蚀位于绝缘介质层之下的栅极布线层，进一步降低了工艺难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种深沟槽功率MOS器件的制备方法，其特征在于，所述制备方法至少包括以下步骤：

1）提供一衬底，所述衬底包括第一导电类型的漏极区及形成于其上的第一导电类型的第一外延层，其中，所述第一外延层横向划分为元胞区、栅极电性接触区及终端保护区；

2）在所述衬底上表面沉积硬掩膜并对其进行光刻、刻蚀直至暴露出所述衬底上表面，以形成硬掩膜窗口；

3）通过所述硬掩膜窗口对所述衬底进行刻蚀，以在所述衬底的第一外延层中形成若干规则排列且相互平行的深沟槽，其中，所述深沟槽包括元胞沟槽、栅极电性接触区沟槽及终端保护区沟槽；

4）在所述衬底上表面及深沟槽内形成栅介质层；

5）在所述栅介质层上沉积栅极材料层，其中，所述栅极材料层填充满所述深沟槽并覆盖于所述衬底表面的栅介质层上表面；

6）光刻、刻蚀所述栅极材料层，使位于栅极电性接触区的栅极材料层覆盖于其对应的衬底表面的栅介质层上表面以形成栅极布线层，同时使栅极电性接触区沟槽内填充满栅极材料层以形成栅极，使元胞沟槽及终端保护区沟槽内部分填充栅极材料层以形成栅极；

7）在所述第一外延层顶部形成第二导电类型的第三外延层，在所述第三外延层顶部形成第一导电类型的源区，在位于所述元胞区的第三外延层顶部形成第二导电类型的体接触区以将所述源区间隔为两部分，在位于终端保护区的第三外延层顶部形成与终端保护区沟槽相接触的体接触区，在所述元胞沟槽的栅极上形成上表面与所述衬底上表面位于同一平面的第一绝缘介质层，其中，位于所述源区或/及体接触区下方的第三外延层为体区，位于所述第三外延层下方的第一外延层为漂移区，同时，所述第三外延层的深度小于所述深沟槽的深度使所述深沟槽伸入至所述漂移区顶部，且所述深沟槽均与其相邻的体区或/及源区相接触；

8）在所述步骤7）之后获得的结构上表面再沉积绝缘介质层而后刻蚀所述绝缘介质层，形成位于栅极电性接触区的第二绝缘介质层及位于终端保护区的第三绝缘介质层，且所述第二绝缘介质层中形成有暴露所述栅极布线层上表面的接触孔，且所述第三绝缘介质层中形成有暴露所述体接触区上表面的接触孔，其中，刻蚀位于元胞区的所述绝缘介质层直至暴露所述衬底上表面但保留位于元胞沟槽中的第一绝缘介质层；

9）在所述步骤8）之后获得的结构上表面沉积金属，而后采用光刻、刻蚀工艺，形成位于元胞区的源体接触金属层、位于栅极电性接触区的栅极接触金属层、及位于终端保护区的体接触金属层，其中，所述源体接触金属层直接与所述源区及体接触区欧姆接触，且所述源体接触金属层通过第一绝缘介质层与所述元胞沟槽的栅极绝缘隔离，所述栅极接触金属层通过位于栅极电性接触区的接触孔与其对应的栅极布线层欧姆接触，所述体接触金属层通过位于终端保护区的接触孔与其对应的体接触区欧姆接触。

2.根据权利要求1所述的深沟槽功率MOS器件的制备方法，其特征在于：所述的第一外延层与漏极区之间还设有第一导电类型的第二外延层作为缓冲区，即所述的第二外延层形成于漏极区上，且所述的第一外延层形成于第二外延层上。

3.根据权利要求2所述的深沟槽功率MOS器件的制备方法，其特征在于：所述漏极区、第二外延层及第一外延层的掺杂浓度依次降低，其中，所述漏极区为重掺杂第一导电类型，所述第一外延层为轻掺杂第一导电类型。

4.根据权利要求1所述的深沟槽功率MOS器件的制备方法，其特征在于：所述步骤4）在形成所述栅介质层之前还包括在所述衬底上表面及深沟槽内生长牺牲氧化层而后去除所述牺牲氧化层的步骤，以清除所述衬底上表面、深沟槽侧壁及深沟槽底部的缺陷和杂质。

5.根据权利要求1所述的深沟槽功率MOS器件的制备方法，其特征在于：所述步骤5）中栅极材料层为经掺杂的栅极材料层，其中，沉积栅极材料层时同时进行掺杂，或者沉积栅极材料层后再对其进行离子注入及退火工艺，以降低栅极材料层的电阻。

6.根据权利要求1所述的深沟槽功率MOS器件的制备方法，其特征在于：所述步骤7）中形成所述第三外延层、源区及体接触区的具体步骤为：通过两次无掩膜掺杂注入，先在所述第一外延层顶部形成第三外延层，再在所述第三外延层顶部形成源区；然后采用光刻、离子注入及退火工艺，在所述元胞区的源区中形成浓度可调整的体接触区，同时将终端保护区中位于体区上方的第一导电类型的区域转型为第二导电类型，以形成终端保护区的浓度可调整的体接触区。

7.根据权利要求1所述的深沟槽功率MOS器件的制备方法，其特征在于：所述步骤7）中形成所述第一绝缘介质层的具体步骤为：在所述栅极布线层、栅极及栅介质层上沉积绝缘介质层，并刻蚀所述绝缘介质层，使所述元胞沟槽表面保留绝缘介质层以形成该第一绝缘介质层。

8.根据权利要求1至7中任意一项所述的深沟槽功率MOS器件的制备方法，其特征在于：所述步骤7）中，形成所述第一绝缘介质层在形成所述第三外延层、源区和体接触区之前制作。

9.根据权利要求1至7中任意一项所述的深沟槽功率MOS器件的制备方法，其特征在于：所述步骤7）中，形成所述第一绝缘介质层在形成所述第三外延层、源区和体接触区之后制作。

10.一种深沟槽功率MOS器件，其特征在于，所述深沟槽功率MOS器件至少包括：

若干规则排布且相互平行并联设置元胞的元胞区、用于栅极电连接的栅极电性接触区和终端保护区，其中，所述元胞区、栅极电性接触区及终端保护区均包括：

漏极区，为重掺杂第一导电类型；

漂移区，为轻掺杂第一导电类型，形成于所述漏极区上；

第三外延层，形成于所述漂移区上，至少包括第二导电类型的体区，其中，所述体区位于所述第三外延层底部与所述漂移区相接触；

自所述第三外延层上凹设的若干深沟槽，包括元胞沟槽、栅极电性接触区沟槽及终端保护区沟槽，贯穿所述体区并延伸至所述漂移区顶部，所述深沟槽内壁和底部形成有栅介质层，且所述深沟槽中还填充有与所述栅介质层相接触的栅极，其中，所述栅极电性接触区沟槽内填充满所述栅极，所述元胞沟槽及终端保护区沟槽均部分填充所述栅极；

所述元胞区中还包括源区、体接触区、第一绝缘介质层以及源体接触金属层，且所述元胞区的各该元胞均包括一元胞沟槽；其中，

所述源区，为重掺杂第一导电类型，形成于元胞区的第三外延层顶部且位于所述体区之上并与各该元胞沟槽的外壁相接触，各该相邻元胞的源区之间形成有间隔；

所述体接触区，为第二导电类型，形成于元胞区的第三外延层顶部并位于所述体区之上，且位于相邻元胞的源区之间的间隔中并与所述源区相接触；

各该元胞沟槽内还填充有位于所述栅极上、且与栅介质层相接触的第一绝缘介质层，所述第一绝缘介质层的上表面与所述元胞沟槽开口及所述第三外延层的上表面均位于同一平面内；

所述源体接触金属层，位于所述元胞区的第三外延层上，且与所述源区及体接触区欧姆接触，同时，所述源体接触金属层通过第一绝缘介质层与所述元胞沟槽的栅极绝缘隔离；

所述栅极电性接触区还包括栅介质层、栅极布线层、第二绝缘介质层及栅极接触金属层；其中，

所述栅介质层，形成于栅极电性接触区的第三外延层上，且所述栅介质层与栅极电性接触区沟槽的栅介质层相连接；

所述栅极布线层，形成于上述栅介质层上；

所述第二绝缘介质层，形成于所述栅极布线层上，且所述第二绝缘介质层内形成有暴露所述栅极布线层上表面的接触孔；

所述栅极接触金属层，形成于所述第二绝缘介质层上且通过所述第二绝缘介质层的接触孔与所述栅极布线层相接触。

11.根据权利要求10所述的深沟槽功率MOS器件，其特征在于：所述的漂移区与漏极区之间还设有第一导电类型的第二外延层作为缓冲区，即所述的第二外延层形成于漏极区上，且所述的漂移区形成于第二外延层上。

12.根据权利要求11所述的深沟槽功率MOS器件，其特征在于：所述漏极区、第二外延层及漂移区的掺杂浓度依次降低，其中，所述漏极区为重掺杂第一导电类型，所述漂移区为轻掺杂第一导电类型。

13.根据权利要求10所述的深沟槽功率MOS器件，其特征在于：所述第一绝缘介质层的厚度为10~500埃。

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