CN105931955B - 沟槽功率器件及制作方法 - Google Patents
沟槽功率器件及制作方法 Download PDFInfo
- Publication number
- CN105931955B CN105931955B CN201610555704.4A CN201610555704A CN105931955B CN 105931955 B CN105931955 B CN 105931955B CN 201610555704 A CN201610555704 A CN 201610555704A CN 105931955 B CN105931955 B CN 105931955B
- Authority
- CN
- China
- Prior art keywords
- groove
- dielectric layer
- semiconductor substrate
- power device
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 107
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 239000000463 material Substances 0.000 claims description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 229910052710 silicon Inorganic materials 0.000 claims description 26
- 239000010703 silicon Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical group O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000004408 titanium dioxide Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 15
- 239000001301 oxygen Substances 0.000 description 15
- 229910052760 oxygen Inorganic materials 0.000 description 15
- 150000002500 ions Chemical class 0.000 description 10
- 238000002513 implantation Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-O hydridodioxygen(1+) Chemical compound [OH+]=O MYMOFIZGZYHOMD-UHFFFAOYSA-O 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- -1 tungsten (W) Chemical compound 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明揭示了一种沟槽功率器件及制作方法。本发明提供的一种沟槽功率器件及制作方法，通过在第一沟槽和第二沟槽的上部形成具有一定厚度第一介质层，使得沟槽栅极区域距离半导体衬底表面有一定距离，再进行接触孔刻蚀时，可以使接触孔的线宽进一步做的更小。从而在现有光刻设备条件下实现更小线宽和更大的套刻余量，进而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。
Description
技术领域
本发明涉及半导体设备领域，特别是涉及一种沟槽功率器件及制作方法。
背景技术
功率器件可分为功率IC(集成电路)器件和功率分立器件两类，功率分立器件又包括功率MOSFET(金属-氧化物半导体场效应晶体管)、大功率晶体管和IGBT(绝缘栅双极型晶体管)等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成为了主要的发展趋势。以平面工艺MOSFET器件为例，由于其本身体内JFET(结型场效应晶体管)寄生电阻的限制，单个原胞的面积减小有限，这样就使增加原胞密度变得很困难，很难使平面工艺MOSFET的导通电阻(RDSON)进一步减小。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上可增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。
随着半导体技术的发展，为了实现更低的成本优势以及最小线宽持续变小，现有典型的沟槽功率器件中沟槽和接触孔的线宽变小，Pitch(节距)宽度同时压缩，使得接触孔和栅极沟槽间的间距变窄，此时如果接触孔的线宽做不到足够小，对偏精度就不能满足余量要求，进而出现对偏等工艺问题，将会直接导致器件的结构难以实现，进而导致Vth(阈值电压)、BVds(漏源击穿电压)、Rdson甚至GS短路(栅源短路)等参数异常，形成可靠性风险。
图1所示为现有技术中沟槽功率器件中MOSFET在光刻设备极限能力下容易出现的问题示意图。其中，A区域代表的是接触孔4的正常形貌，此时接触孔4在半导体衬底1表面形成的线宽为d1，接触孔4与其相邻的沟槽5的间距分别为a1和a2。当d1的宽度在光刻设备的能力范围内时，其接触孔4不会出现曝光不足、分辨率不佳等导致的形貌问题。当设备套刻能力较佳的情况下，a1和a2均能满足产品设计的对偏余量范围，︱a1-a2︱越小越好，当a1-a2＝0时，说明对准精度最佳，套刻能力最佳。
B区域代表的是当接触孔4的光刻线宽按设备极限能力设计但仍然不满足预定的线宽设计要求，最终使接触孔4和沟槽5内的栅氧3、多晶硅2将要接触甚至已经接触上时的异常形貌。此时接触孔4在半导体衬底1表面形成的线宽为d2，接触孔4与其相邻的沟槽5的间距分别为b1和b2。当b1和b2均小于产品允许的间距要求时，会出现Vth、BVds、Rdson等参数异常，存在可靠性风险。当b1和b2已经无限小甚至为负数时候，接触孔4已经和沟槽5内的栅氧3、多晶硅2接触，会出现GS短路等参数异常。这是典型的线宽偏大、设备能力不能满足产品更小尺寸加工的失效情况。
C区域代表的是当接触孔4的光刻线宽满足小线宽要求，但光刻设备套刻能力不能满足产品结构要求，最终使接触孔4不在左右沟槽5的中间导致参数异常的结构形貌。此时接触孔4在半导体衬底1表面形成的线宽为d3，接触孔4与其相邻的沟槽5的间距分别为c1和c2，其中，c1远大于产品设计的对偏余量范围，c2又小于产品设计的对偏余量范围甚至接触孔4无限接近沟槽5内的栅氧3、多晶硅2，也容易出现Vth、BVds、Rdson甚至GS短路等参数异常。这是典型的光刻设备线宽能力正常但套刻精度不能满足产品更小尺寸的失效情况。如果在C区域中，c1和c2均在产品设计的对偏范围内则可以避免各种失效。
因此，如何在现有光刻设备条件下实现更小线宽，保证接触孔到槽栅结构的间距，从而使接触孔与沟槽套刻有足够的余量，从而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求，是本技术领域人员所要研究的内容。
发明内容
本发明的目的在于提供一种沟槽功率器件及制作方法，在现有光刻设备条件下实现更小线宽和更大的套刻余量，从而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。
为解决上述技术问题，本发明提供一种沟槽功率器件的制作方法，包括：
提供半导体衬底；
在所述半导体衬底中形成第一沟槽和第二沟槽；
在所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层；
在所述第一沟槽和第二沟槽中形成栅极材料层；
在所述第一沟槽和第二沟槽中栅极材料层上形成第一介质层；
在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；
在所述半导体衬底上形成覆盖介质层；
光刻并刻蚀所述覆盖介质层至所述半导体衬底中，形成所述接触孔，所述接触孔位于第一沟槽两侧和第二沟槽中；
在所述接触孔底部形成P型区。
可选的，对于所述的沟槽功率器件的制作方法，所述第一沟槽的宽度为0.05μm-1μm，深度为0.1μm-10μm；所述第二沟槽的宽度为0.5μm-5μm，深度为0.1μm-50μm。
可选的，对于所述的沟槽功率器件的制作方法，所述半导体衬底上形成有第一阻止层。
可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。
可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的厚度为
可选的，对于所述的沟槽功率器件的制作方法，在所述半导体衬底中形成第一沟槽和第二沟槽之后，在生长栅介电层之前，还包括：
在所述第一沟槽和第二沟槽的侧壁和底壁形成第一氧化层；
去除所述第一氧化层和所述第一阻止层。
可选的，对于所述的沟槽功率器件的制作方法，在所述第一沟槽和第二沟槽中形成栅极材料层之后，在所述第一沟槽和第二沟槽中栅极材料层上形成第一介质层之前，还包括：
去除淀积时产生在所述半导体衬底表面上的栅极材料层，并使所述第一沟槽和第二沟槽中的栅极材料层低于所述半导体衬底表面。
可选的，对于所述的沟槽功率器件的制作方法，所述栅极材料层上表面低于所述半导体衬底表面的距离h3为小于等于0.8μm。
可选的，对于所述的沟槽功率器件的制作方法，所述第一介质层的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。
可选的，对于所述的沟槽功率器件的制作方法，所述覆盖介质层包括覆盖所述半导体衬底的第二介质层。
可选的，对于所述的沟槽功率器件的制作方法，所述覆盖介质层还包括覆盖所述第二介质层的第三介质层。
可选的，对于所述的沟槽功率器件的制作方法，所述第二介质层的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或多种组合；所述第三介质层的材料为硼磷硅玻璃。
可选的，对于所述的沟槽功率器件的制作方法，所述第二介质层和第三介质层皆由化学气相沉积工艺形成。
可选的，对于所述的沟槽功率器件的制作方法，形成所述第三介质层的反应源气包括SiH4、B2H6和/或PH3；所述第三介质层中硼的质量百分比为1～5％，磷的质量百分比为2～6％。
可选的，对于所述的沟槽功率器件的制作方法，所述第二介质层的厚度为所述第三介质层的厚度为
可选的，对于所述的沟槽功率器件的制作方法，所述接触孔的侧壁与底壁的延长线呈80°-89°角，所述接触孔的深度小于等于1μm。
可选的，对于所述的沟槽功率器件的制作方法，在所述接触孔底部形成P型区之后，还包括：
在所述覆盖介质层上形成金属层，所述金属层填充所述接触孔；以及
在所述金属层上形成钝化层。
相应的，本发明还提供一种沟槽功率器件，包括：
半导体衬底；
位于所述半导体衬底中的第一沟槽和第二沟槽；
位于所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上的栅介电层；
位于所述第一沟槽和第二沟槽中的栅极材料层，位于所述第一沟槽和第二沟槽中的栅极材料层上的第一介质层；
位于所述半导体衬底中第一沟槽和第二沟槽两侧的P阱；
位于所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上的N型区；
位于所述半导体衬底上的覆盖介质层；
接触孔，所述接触孔贯穿所述覆盖介质层、所述栅介电层及所述半导体衬底，所述接触孔位于所述第一沟槽两侧和所述第二沟槽中；
位于所述接触孔底部的P型区。
可选的，对于所述的沟槽功率器件，所述第一沟槽的宽度为0.05μm-1μm，深度为0.1μm-10μm；所述第二沟槽的宽度为0.5μm-5μm，深度为0.1μm-50μm。
可选的，对于所述的沟槽功率器件，所述栅极材料层上表面低于所述半导体衬底表面的距离为小于等于0.8μm。
可选的，对于所述的沟槽功率器件，所述第一介质层的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。
可选的，对于所述的沟槽功率器件，所述覆盖介质层包括覆盖所述半导体衬底的第二介质层。
可选的，对于所述的沟槽功率器件，所述覆盖介质层还包括覆盖所述第二介质层的第三介质层。
可选的，对于所述的沟槽功率器件，所述第二介质层的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或多种组合；所述第三介质层的材料为硼磷硅玻璃。
可选的，对于所述的沟槽功率器件，所述第三介质层中硼的质量百分比为1～5％，磷的质量百分比为2～6％。
可选的，对于所述的沟槽功率器件，所述第二介质层的厚度为所述第三介质层的厚度为
可选的，对于所述的沟槽功率器件，所述接触孔的侧壁与底壁的延长线呈80°-89°角，所述接触孔的深度小于等于1μm。
可选的，对于所述的沟槽功率器件，还包括：
位于所述覆盖介质层上的金属层，所述金属层填充所述接触孔；以及
位于所述金属层上的钝化层。
与现有技术相比，本发明提供的一种沟槽功率器件及制作方法，通过在第一沟槽和第二沟槽的上部形成具有一定厚度第一介质层，使得沟槽栅极区域距离半导体衬底表面有一定距离，再进行接触孔刻蚀，可以使接触孔的线宽进一步做的更小。从而在现有光刻设备条件下实现更小线宽和更大的套刻余量，进而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。
附图说明
图1为现有技术中沟槽功率器件中MOSFET在光刻设备极限能力下容易出现的问题示意图；
图2为本发明一实施例中的沟槽功率器件制作方法的流程图；
图3-11为本发明实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。
具体实施方式
下面将结合示意图对本发明的沟槽功率器件及制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种沟槽功率器件及制作方法，所述沟槽功率器件的制作方法包括：
步骤S11、提供半导体衬底；
步骤S12、在所述半导体衬底中形成第一沟槽和第二沟槽；
步骤S13、在所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层；
步骤S14、在所述第一沟槽和第二沟槽中形成栅极材料层；
步骤S15、在所述第一沟槽和第二沟槽中栅极材料层上形成第一介质层；
步骤S16、在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
步骤S17、在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；
步骤S18、在所述半导体衬底上形成覆盖介质层；
步骤S19、光刻并刻蚀所述覆盖介质层至所述半导体衬底中，形成所述接触孔，所述接触孔位于第一沟槽两侧和第二沟槽中；
步骤S20、在所述接触孔底部形成P型区。
下面请结合图2及图3-11对本发明的沟槽功率器件及制作方法进行详细介绍。
首先，执行步骤S11，如图3所示，提供半导体衬底20。优选的，所述半导体衬底20可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。进一步的，本实施例中采用的硅衬底可以形成有MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅场效应晶体管)、肖特基二极管等半导体器件。所述半导体衬底20还可以根据所需产品的特性进行一定杂质量的N型和P型掺杂。
作为一个非限制性的例子，如图3所示，所述半导体衬底20上形成有第一阻止层21。所述在半导体衬底20上形成的第一阻止层21可采用氧化或淀积等手段形成。例如，所述第一阻止层21可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等材料的一种或多种组合。较佳的，所述第一阻止层21的厚度为
接着，执行步骤S12，在所述半导体衬底20中形成第一沟槽221和第二沟槽222。请参考图4，第一沟槽221所在区域为第一窗口区22a，第二沟槽222所在区域为第二窗口区22b。所述第一窗口区22a指的是功率器件的原胞区，第二窗口区22b指的是功率器件的终端区。
本步骤S12通过光刻选择性打开窗口，采用光刻胶做掩蔽，将打开的窗口区从上往下刻蚀尽所述第一阻止层21后，再继续深入刻蚀半导体衬底20，以形成具有一定宽度和深度的第一沟槽221和第二沟槽222。其中，所述第一沟槽221和第二沟槽222的布局可依据产品结构而设计，所述第一沟槽221和第二沟槽222的宽度可根据产品结构和工艺能力来确定，深度可根据产品的耐压等参数来确定。
进一步的，在本实施例中，形成的第一沟槽221和第二沟槽222的宽度均在0.05μm-5μm之间，深度均在0.1μm-50μm之间。具体的，对于第一窗口区22a中的第一沟槽221，其宽度L1可根据产品导通密度决定，最小线宽可大于等于设备的极限能力，L1可以为0.05μm-1μm；深度h1可根据产品的耐压等参数来确定，h1可以为0.1-10μm。对于第二窗口区22b中的第二沟槽222，考虑到其槽内将填充多晶硅，宽度需要满足承载高压、大电流的需求，因此宽度较宽，部分结构上还需要在之后槽内填充的多晶硅上设置引线孔，因此,通常情况下第二沟槽222的宽度L2较第一沟槽221要宽，L2可以为0.5μm-5μm；在宽度较宽的情况下，根据刻蚀负载效应，相同的刻蚀程序对大线宽区域刻蚀深度较深，因此正常情况下h2>h1，h2可以为0.1μm-50μm。需要说明的是，并不能够简单的依据附图而得出第一沟槽221与第二沟槽222深度宽度一致的结论。
较佳的，紧接着执行步骤S121：在1000℃-1200℃温度下氧化所述第一沟槽221和第二沟槽222的侧壁和底壁形成第一氧化层(图中未示出)，以对所述第一沟槽221和第二沟槽222的侧壁和底壁进行修复。所述第一氧化层的厚度范围为
然后执行步骤S122，去除所述第一氧化层和所述第一阻止层21。若所述第一阻止层21的材质是二氧化硅，那么可以采用BOE腐蚀液或DHF(稀释的氢氟酸)来进行去除。
然后执行步骤S13，如图5所示，本实施例中，在所述半导体衬底20上及所述第一沟槽221和第二沟槽222的侧壁和底壁上生长栅介电层23。例如，所述栅介电层23可以为栅氧，具体的，所述栅介电层23采用的掺氯氧化(即含有氯、氧的氛围下进行氧化)形成，在温度范围为1000℃-1200℃进行生长，以获得厚度范围为的栅介电层23。所述栅介电层23的生长温度越高质量越好，掺氯氧化可以有效减少栅介电层23中的杂质，提高栅介电层23的质量。
然后，执行步骤S14，如图6所示，在所述第一沟槽221和第二沟槽222中形成栅极材料层24，例如可以为掺杂多晶硅层。可以先淀积不掺杂多晶硅，后采用离子注入对不掺杂多晶硅进行掺杂；或者，先淀积不掺杂多晶硅，后采用磷预淀积工艺对其进行掺杂；再或者，采用边淀积多晶硅边掺杂的原位掺杂方式。
请继续参考图6，去除淀积时产生在所述半导体衬底20表面上的栅极材料层，并使所述第一沟槽221和第二沟槽222中的栅极材料层24低于所述半导体衬底20表面，这一过程可以采用具有各项同性的干法刻蚀来完成。所述栅极材料层24的上表面低于所述半导体衬底20表面的距离h3可以小于等于0.8μm。由此，终端区采用的是宽槽(即第二沟槽222)内放置栅极材料层的方式，使器件终端耐压和栅极引线在深槽中完成，从而减少半导体衬底表面的台阶差保证硅片表面的平坦度；同时使引线纵向分布，减少芯片表面的面积。
需要说明的是，由于之前形成了栅介电层23，而之后需要进行离子注入，因此，若栅介电层23的厚度大于在去除淀积时产生在所述半导体衬底20表面的栅极材料层后紧接着去除所述栅介电层23位于半导体衬底20表面的部分。对于所述栅介电层23的厚度大于时，可以在去除淀积时产生在所述半导体衬底20表面的栅极材料层后紧接着减薄所述栅介电层23位于半导体衬底20表面的部分至所述栅介电层23位于半导体衬底20表面的部分的厚度小于等于若所述栅介电层23的厚度小于等于在去除淀积时产生在所述半导体衬底20表面的栅极材料层后保留所述栅介电层23。当然，所述栅介电层23是否去除可以依据实际情况进行决定，在栅介电层23去除后，后续需要重新形成，具体的，例如之前形成栅氧被去除后，后续需要形成垫氧，以辅助进行离子注入完成P阱和N型区的形成。如图6所示，本实施例采用去除所述栅介电层23位于半导体衬底20表面的部分。
然后，执行步骤S15，请结合图7，在所述第一沟槽221和第二沟槽222中栅极材料层24上形成第一介质层25。所述第一介质层25的材质可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等的一种或多种组合，采用例如CVD等工艺形成。
然后，去除淀积时产生在所述半导体衬底20表面上的第一介质层，使所述第一沟槽221和第二沟槽222顶部填充的第一介质层25与所述半导体衬底20表面齐平。具体的，可采用具有各项同性的干法刻蚀来完成，也可以采用化学机械抛光(CMP)进行平坦化。
紧接着，执行步骤S16，请结合图8所示，在所述半导体衬底20中第一沟槽221和第二沟槽222两侧形成P阱26a。具体的，对于本发明中已经将栅介电层去除的情况，首先在所述半导体衬底20上生长垫氧26作为栅介电层，较佳的，所述垫氧26的厚度范围可以为然后在所述半导体衬底20中第一沟槽221和第二沟槽222两侧进行第一次离子注入和退火，形成P阱26a，所述P阱26a的结深深度小于第一沟槽221的深度。所述第一次离子注入和退火为采用硼(B)离子零度角注入，注入能量为60KeV-150KeV，注入剂量1E13/cm2-1E15/cm2，退火温度为1000℃-1200℃。
之后，执行步骤S17，请继续参考图8所示，在所述半导体衬底20中第一沟槽221和第二沟槽222两侧所述P阱26a上形成N型区26b；具体的，可以是在所述半导体衬底20中第一沟槽221和第二沟槽222两侧进行第二次离子注入和退火，形成N型区26b，所述N型区26b的结深深度h4大于所述第一沟槽221和第二沟槽222中的栅极材料层24距离所述半导体衬底20表面的距离(即h3)。所述第二次离子注入和退火为采用磷(P)离子或砷(As)离子零度角注入，注入能量为60KeV-150Kev，注入剂量1E14/cm2-1E16/cm2，退火温度800℃-1100℃。由步骤S16和步骤S17的注入剂量可知，形成的N型区26b的掺杂浓度大于P阱26a的掺杂浓度，因此所述N型区26b即为N型重掺杂区。
之后，执行步骤S18，请参考图9，在所述半导体衬底20上形成覆盖介质层。具体的，在本实施例中，所述覆盖介质层包括覆盖所述半导体衬底20的第二介质层27a及覆盖所述第二介质层27a的第三介质层27b。所述第二介质层27a的材料可以为不掺杂的二氧化硅、氮化硅、氮氧化硅等的一种或其组合，采用CVD等工艺形成。所述第二介质层27a的厚度可以为所述第三介质层27b为BPSG(硼磷硅玻璃)，厚度可以为同样可以采用CVD工艺形成。具体的，所述第三介质层27b的反应源气包括SiH4、B2H6和/或PH3等。具体的，在所述第三介质层27b中，B的质量百分比为1～5％，P的质量百分比为2～6％。可以理解的是，由于存在垫氧26，所述第二介质层27a实际上覆盖所述垫氧26。
进一步的，也可以是所述覆盖介质层仅为覆盖所述半导体衬底20的第二介质层27a。
进一步的，如果所述第二介质层27a采用氮化硅，可以在后续的接触孔制作中利用第二介质层27a、第三介质层27b及硅的选择比不同，使沟槽区域能够得到保护，进一步在现有光刻设备条件下实现更小线宽和更大的套刻余量，从而实现更小线宽的器件结构的生产。
之后，执行步骤S19，请参考图10，光刻并刻蚀所述覆盖介质层至所述半导体衬底20中，形成所述接触孔29，所述接触孔29位于第一沟槽221两侧和第二沟槽222中。如图11可见，刻蚀出的接触孔29大致为倒梯形，即上宽下窄状，接触孔29底部的宽度为L5，顶部开口宽度为L4，且满足L5<L4。其中，所述接触孔29的侧壁与底壁延长线的夹角θ为80°～89°，深度h5小于等于1μm。在接触孔29形成后，在原胞区形成第三窗口区30a，在终端区形成第四窗口区30b。
本步骤S19具体为依次刻蚀第三介质层27b，第二介质层27a及垫氧26后，继续刻蚀半导体衬底20，获得深度为h5的台阶，从而将已经掺杂成N型的半导体衬底刻蚀掉一部分，使后续的P型注入能够穿透N型区。
若所述第二介质层27a的材料为氮化硅，则对第二介质层27a的刻蚀不同于第三介质层27b的刻蚀，如图10可见，第二介质层27a在刻蚀后可以为(近似)直角；若所述第二介质层27a的材料为氧化硅，则可以与第三介质层27b采用同一刻蚀过程，即可以为斜角(未图示)。本领域技术人员可以依据实际需要灵活选择材料及刻蚀过程。
具体的，所述第三窗口区30a中开有接触孔29的区域为槽与槽间的源区，作为原胞区的源端连接金属；所述第四窗口区30b中开有接触孔29的区域作为器件的耐压环或栅极(Gate-PAD)端连接金属。
更具体的，结合图1、图3和图10，图10中所示原胞区第三介质层27b顶部宽度为L3，其宽度大于图3中第一沟槽221的宽度L1，可以使第一沟槽221的顶部受到介质层的保护，不容易产生GS漏电等问题。
更具体的，图10中所示原胞区中接触孔顶部开口宽度为L4，通常这个宽度代表着接触孔光刻的极限宽度。
更具体的，第一沟槽221和第二沟槽222顶部由于掺杂非导电的第一介质层25，因此第一沟槽221和第二沟槽222顶部并不体现电性，也即第一沟槽221和第二沟槽222只有下部分参与器件的运行，因此器件的接触孔29有效区域为接触孔29底部区域附近，有效线宽为L5。结合接触孔29倾斜形貌的特性，再加上由于第一沟槽221和第二沟槽222顶部一定厚度的第一介质层25的填充，从而形成更深的接触孔，使L5远远小于L4，从而在现有的光刻设备条件下实现更小线宽和更大的套刻余量，从而实现更小线宽的器件结构的生产。
然后，执行步骤S20，请继续参考图10，在所述接触孔29底部形成P型区28。具体的，进行第三次离子注入和退火，形成所述P型区28。所述第三次离子注入为采用零度角注入B11或BF2，可以先注入B11再注入BF2，注入能量为20KeV-100KeV，注入剂量为1E14/cm2-1E16/cm2；采用炉管或快速退火在500℃-1000℃下进行退火。由步骤S16和步骤S20的注入剂量可知，形成的P型区28的掺杂浓度大于P阱26a的掺杂浓度，因此所述P型区28即为P型重掺杂区。
然后，执行步骤S21，请参考图11，在所述第三介质层27b上形成金属层31，所述金属层31填充所述接触孔。具体的，所述金属层31的材料可以为钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(Al)、硅化铝(AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或金属的化合物，其厚度可以为1μm-8μm。在金属层31形成后，执行一步刻蚀工艺，例如采用干法刻蚀，获得原胞区的第五窗口区31a和终端区的第六窗口区31b。
进一步的，还可以根据产品的需要增加钝化层保护，完成器件正面结构的加工，并经过减薄、背金、划片等一系列后道工艺完成最终的器件结构。
结合图3-图11可见，本发明获得的沟槽功率器件，包括：
半导体衬底20；
位于所述半导体衬底20中的第一沟槽221和第二沟槽222；较佳的，所述第一沟槽221的宽度L1为0.05μm-1μm，深度h1为0.1μm-10μm；所述第二沟槽222的宽度L2为0.5μm-5μm，深度h1为0.1μm-50μm；
位于所述半导体衬底20上及所述第一沟槽221和第二沟槽222的侧壁和底壁上的栅介电层23，具体的，在所述半导体衬底20上为垫氧26，在所述第一沟槽221和第二沟槽222的侧壁和底壁上为栅氧；当然，也可以都是栅氧，或是其他可行膜层；所述栅介电层23的厚度为
位于所述第一沟槽221和第二沟槽222中的栅极材料层24，位于所述第一沟槽221和第二沟槽222中的栅极材料层24上的第一介质层25；较佳的，所述栅极材料层24上表面低于所述半导体衬底20表面的距离h3为小于等于0.8μm；较佳的，所述第一介质层25的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合；
位于所述半导体衬底20中第一沟槽221和第二沟槽222两侧的P阱26a；
位于所述半导体衬底20中第一沟槽221和第二沟槽222两侧的所述P阱26a上的N型区26b，所述P阱26a的结深深度小于第一沟槽221的深度，所述N型区26b的结深深度大于所述第一沟槽221和第二沟槽222中的栅极材料层24距离所述半导体衬底20表面的距离；
位于所述半导体衬底20上的覆盖介质层；所述覆盖介质层包括覆盖所述垫氧26(即覆盖半导体衬底20)的第二介质层27a及覆盖所述第二介质层27a的第三介质层27b，所述第二介质层27a的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或其组合；所述第三介质层27b的材料为硼磷硅玻璃，所述第三介质层27b中硼的质量百分比为1～5％，磷的质量百分比为2～6％，较佳的，所述第二介质层27a的厚度为所述第三介质层27b的厚度为当然，所述覆盖介质层也可以仅是第二介质层27a；
接触孔29，所述接触孔29贯穿所述覆盖介质层、所述栅介电层23及所述半导体衬底20，所述接触孔29位于所述第一沟槽221两侧和所述第二沟槽222中；较佳的，所述接触孔29的侧壁与底壁的延长线呈80°-89°角，所述接触孔29的深度h5小于等于1μm；
位于所述接触孔29底部的P型区28；
位于所述覆盖介质层上的金属层31，所述金属层31填充所述接触孔29；较佳的，所述金属层31的材料为钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(Al)、硅化铝(AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或金属的化合物；以及
位于所述金属层31上的钝化层。
由此，本发明提供的一种沟槽功率器件及制作方法，通过在第一沟槽和第二沟槽的上部形成具有一定厚度第一介质层，使得沟槽栅极区域距离半导体衬底表面有一定距离，再进行接触孔刻蚀时，可以使接触孔的线宽进一步做的更小。从而在现有光刻设备条件下实现更小线宽和更大的套刻余量，进而实现更小线宽的器件结构的生产，同时使产品的参数和可靠性满足要求。
进一步的，本发明的一种沟槽功率器件结构及制作方法，可以运用在包括但不限于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (22)
1.一种沟槽功率器件的制作方法，包括：
提供半导体衬底；
在所述半导体衬底中形成第一沟槽和第二沟槽；
在所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层；
在所述第一沟槽和第二沟槽中形成栅极材料层；
在所述第一沟槽和第二沟槽中的栅极材料层上形成第一介质层；
在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；
在所述半导体衬底上形成覆盖介质层，所述覆盖介质层包括覆盖所述半导体衬底的第二介质层以及覆盖所述第二介质层的第三介质层，所述第二介质层的厚度为100Å-5000Å，所述第三介质层的厚度为2000Å-15000Å；
光刻并刻蚀所述覆盖介质层至所述半导体衬底中，形成接触孔，所述接触孔位于第一沟槽两侧和第二沟槽中；
在所述接触孔底部形成P型区；
其中，所述第一沟槽的宽度为L1，所述第一沟槽顶部的第三介质层的顶部宽度为L3，且满足L3＞L1；所述接触孔的深度小于等于1μm；所述接触孔的顶部开口宽度为L4，L4代表接触孔光刻的极限宽度，所述接触孔的底部区域线宽为L5，且满足L5＜L4。
2.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一沟槽的宽度为0.05μm-1μm，深度为0.1μm-10μm；所述第二沟槽的宽度为0.5μm-5μm，深度为0.1μm -50μm。
3.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述半导体衬底上形成有第一阻止层。
4.如权利要求3所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。
5.如权利要求3所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的厚度为100Å-20000Å。
6.如权利要求3所述的沟槽功率器件的制作方法，其特征在于，在所述半导体衬底中形成第一沟槽和第二沟槽之后，在生长栅介电层之前，还包括：
在所述第一沟槽和第二沟槽的侧壁和底壁形成第一氧化层；
去除所述第一氧化层和所述第一阻止层。
7.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在所述第一沟槽和第二沟槽中形成栅极材料层之后，在所述第一沟槽和第二沟槽中栅极材料层上形成第一介质层之前，还包括：
去除淀积时产生在所述半导体衬底表面上的栅极材料层，并使所述第一沟槽和第二沟槽中的栅极材料层低于所述半导体衬底表面。
8.如权利要求7所述的沟槽功率器件的制作方法，其特征在于，所述栅极材料层上表面低于所述半导体衬底表面的距离为小于等于0.8μm。
9.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一介质层的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。
10.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第二介质层的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或多种组合；所述第三介质层的材料为硼磷硅玻璃。
11.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第二介质层和第三介质层皆由化学气相沉积工艺形成。
12.如权利要求11所述的沟槽功率器件的制作方法，其特征在于，形成所述第三介质层的反应源气包括SiH4、B2H6和/或PH3；所述第三介质层中硼的质量百分比为1~5%，磷的质量百分比为2~6%。
13.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述接触孔的侧壁与底壁的延长线呈80°-89°角。
14.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在所述接触孔底部形成P型区之后，还包括：
在所述覆盖介质层上形成金属层，所述金属层填充所述接触孔；以及
在所述金属层上形成钝化层。
15.一种沟槽功率器件，包括：
半导体衬底；
位于所述半导体衬底中的第一沟槽和第二沟槽；
位于所述半导体衬底上及所述第一沟槽和第二沟槽的侧壁和底壁上的栅介电层；
位于所述第一沟槽和第二沟槽中的栅极材料层，位于所述第一沟槽和第二沟槽中的栅极材料层上的第一介质层；
位于所述半导体衬底中第一沟槽和第二沟槽两侧的P阱；
位于所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上的N型区；
位于所述半导体衬底上的覆盖介质层，所述覆盖介质层包括覆盖所述半导体衬底的第二介质层以及覆盖所述第二介质层的第三介质层，所述第二介质层的厚度为100Å-5000Å，所述第三介质层的厚度为2000Å-15000Å；
接触孔，所述接触孔贯穿所述覆盖介质层、所述栅介电层及所述半导体衬底，所述接触孔位于所述第一沟槽两侧和所述第二沟槽中；
位于所述接触孔底部的P型区；
其中，所述第一沟槽的宽度为L1，所述第一沟槽顶部的第三介质层的顶部宽度为L3，且满足L3＞L1；所述接触孔的深度小于等于1μm；所述接触孔的顶部开口宽度为L4，L4代表接触孔光刻的极限宽度，所述接触孔的底部区域线宽为L5，且满足L5＜L4。
16.如权利要求15所述的沟槽功率器件，其特征在于，所述第一沟槽的宽度为0.05μm-1μm，深度为0.1μm -10μm；所述第二沟槽的宽度为0.5μm-5μm，深度为0.1μm -50μm。
17.如权利要求15所述的沟槽功率器件，其特征在于，所述栅极材料层上表面低于所述半导体衬底表面的距离为小于等于0.8μm。
18.如权利要求15所述的沟槽功率器件，其特征在于，所述第一介质层的材质为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。
19.如权利要求15所述的沟槽功率器件，其特征在于，所述第二介质层的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或多种组合；所述第三介质层的材料为硼磷硅玻璃。
20.如权利要求19所述的沟槽功率器件，其特征在于，所述第三介质层中硼的质量百分比为1~5%，磷的质量百分比为2~6%。
21.如权利要求15所述的沟槽功率器件，其特征在于，所述接触孔的侧壁与底壁的延长线呈80°-89°角。
22.如权利要求15所述的沟槽功率器件，其特征在于，还包括：
位于所述覆盖介质层上的金属层，所述金属层填充所述接触孔；以及
位于所述金属层上的钝化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610555704.4A CN105931955B (zh) | 2016-07-12 | 2016-07-12 | 沟槽功率器件及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610555704.4A CN105931955B (zh) | 2016-07-12 | 2016-07-12 | 沟槽功率器件及制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105931955A CN105931955A (zh) | 2016-09-07 |
| CN105931955B true CN105931955B (zh) | 2019-05-03 |
Family
ID=56827995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610555704.4A Active CN105931955B (zh) | 2016-07-12 | 2016-07-12 | 沟槽功率器件及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105931955B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113628972B (zh) * | 2021-07-07 | 2024-06-18 | 华虹半导体(无锡)有限公司 | 沟槽型mos器件的制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104538452A (zh) * | 2014-12-29 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 沟槽型mosfet的结构及制造方法 |
| CN205863136U (zh) * | 2016-07-12 | 2017-01-04 | 杭州士兰集成电路有限公司 | 沟槽功率器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8815744B2 (en) * | 2008-04-24 | 2014-08-26 | Fairchild Semiconductor Corporation | Technique for controlling trench profile in semiconductor structures |
| US8367501B2 (en) * | 2010-03-24 | 2013-02-05 | Alpha & Omega Semiconductor, Inc. | Oxide terminated trench MOSFET with three or four masks |
-
2016
- 2016-07-12 CN CN201610555704.4A patent/CN105931955B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104538452A (zh) * | 2014-12-29 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 沟槽型mosfet的结构及制造方法 |
| CN205863136U (zh) * | 2016-07-12 | 2017-01-04 | 杭州士兰集成电路有限公司 | 沟槽功率器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105931955A (zh) | 2016-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI446416B (zh) | 具有單遮罩預定閘極溝槽和接點溝槽的高密度溝槽金氧半場效電晶體 | |
| KR101521423B1 (ko) | 반도체 디바이스 | |
| US8497551B2 (en) | Self-aligned contact for trench MOSFET | |
| KR20180118031A (ko) | 감소된 부식을 동반하는 접속 플러그를 형성하는 방법 | |
| CN101258588B (zh) | 用于制造半导体功率器件的方法 | |
| JP2008098593A (ja) | 半導体装置及びその製造方法 | |
| CN106158747A (zh) | 半导体结构及其形成方法 | |
| JP2005064520A (ja) | トレンチ側壁にひずみ層を有するトレンチ型ｍｏｓゲート素子 | |
| TW201403829A (zh) | 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法 | |
| CN104979213B (zh) | 形成具有包括绝缘区的终止区的电子装置的工艺 | |
| CN106920752A (zh) | 低压超结mosfet栅源氧化层结构及制造方法 | |
| CN105931955B (zh) | 沟槽功率器件及制作方法 | |
| CN106024609B (zh) | 沟槽功率器件及制作方法 | |
| CN205863136U (zh) | 沟槽功率器件 | |
| CN205911285U (zh) | 沟槽功率器件 | |
| CN205911312U (zh) | 沟槽功率器件 | |
| CN105762193A (zh) | 一种mosfet及其制备方法 | |
| CN105845735A (zh) | 一种mosfet及其制备方法 | |
| CN205863138U (zh) | 槽栅功率器件 | |
| TWI447817B (zh) | 單元溝槽金屬氧化物半導體場效電晶體(mosfet)及其製造方法、以及使用單元溝槽金屬氧化物半導體場效電晶體之功率轉換系統 | |
| TWI460823B (zh) | 製造溝槽式金屬氧化物半導體場效電晶體的方法 | |
| CN205911311U (zh) | 沟槽功率器件 | |
| CN205789987U (zh) | 沟槽功率器件 | |
| CN205900549U (zh) | 一种mosfet | |
| CN205911313U (zh) | 沟槽功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |