CN113628972B - 沟槽型mos器件的制作方法 - Google Patents
沟槽型mos器件的制作方法 Download PDFInfo
- Publication number
- CN113628972B CN113628972B CN202110775149.7A CN202110775149A CN113628972B CN 113628972 B CN113628972 B CN 113628972B CN 202110775149 A CN202110775149 A CN 202110775149A CN 113628972 B CN113628972 B CN 113628972B
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- substrate
- passivation layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002161 passivation Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 12
- 230000001678 irradiating effect Effects 0.000 claims abstract description 10
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 31
- 238000005275 alloying Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000009545 invasion Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000003381 stabilizer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请公开了一种沟槽型MOS器件的制作方法，涉及半导体制造领域。该沟槽型MOS器件的制作方法包括提供制作有沟槽栅结构的衬底；在所述衬底表面形成可透过紫外线光的氮化硅层；在所述氮化硅层表面形成介质层；在所述介质层中形成接触孔；在介质层表面形成顶部金属层；沉积钝化层；对所述钝化层进行光刻和刻蚀；利用紫外线光照射所述衬底；解决了目前沟槽型MOS器件在介质层下方加垫氮化硅薄膜后，沟道漏电变大的问题；达到了改善沟槽型MOS器件沟道漏电的效果。
Description
技术领域
本申请涉及半导体制造领域，具体涉及一种沟槽型MOS器件的制作方法。
背景技术
功率器件是进行功率处理的半导体器件，功率MOSFET器件是功率器件的一种。沟槽型MOS器件由于其集成度高、导通电阻较低等特点，被广泛应用在汽车电子、电源管理、稳压器等领域。
由于沟槽型MOS器件中的介质层和钝化层捕捉、阻挡可移动离子能力的不足，在沟槽型MOS器件的可靠性测试中，会出现部分管芯的可靠性不通过。为了提高可靠性通过率，在形成介质层之前，先在外延层表面形成一层氮化硅薄膜，通过氮化硅薄膜阻挡外界可移动离子对器件的侵入。
然而，介质层和外延层之间的氮化硅薄膜不仅阻止了外界可移动离子的侵入，也阻挡了在线工艺产生的电荷从器件中释放，最终导致器件的沟道漏电变大。
发明内容
为了解决相关技术中的问题，本申请提供了一种沟槽型MOS器件的制作方法。该技术方案如下：
一方面，本申请实施例提供了一种沟槽型MOS器件的制作方法，该方法包括：
提供制作有沟槽栅结构的衬底；
在衬底表面形成可透过紫外线光的氮化硅层；
在氮化硅层表面形成介质层；
在介质层中形成接触孔；
在介质层表面形成顶部金属层；
沉积钝化层；
对钝化层进行光刻和刻蚀；
利用紫外线光照射衬底。
可选的，对钝化层进行光刻和刻蚀，包括：
通过光刻工艺在钝化层表面定义钝化层图案；
根据钝化层图案刻蚀钝化层。
可选的，利用紫外线光照射衬底之前，该方法还包括：
通过高温炉管工艺，对刻蚀后的钝化层进行合金。
可选的，利用紫外线光照射衬底之后，该方法还包括：
通过高温炉管工艺，对刻蚀后的钝化层薄膜进行合金。
可选的，沟槽栅结构位于外延层中，外延层位于衬底表面。
可选的，在介质层中形成接触孔，包括：
通过光刻工艺在介质层表面定义接触孔图案；
根据接触孔图案刻蚀介质层，形成接触孔。
本申请技术方案，至少包括如下优点：
通过在制作有沟槽栅结构的衬底上形成可透过紫外线光的氮化硅层，在氮化硅层表面形成介质层，在介质层中形成接触孔，在介质层表面形成顶部金属层，沉积钝化层，对钝化层进行光刻和刻蚀，利用紫外线光照射衬底；解决了目前沟槽型MOS器件在介质层下方加垫氮化硅薄膜后，沟道漏电变大的问题；达到了改善沟槽型MOS器件沟道漏电的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种沟槽型MOS器件的制作方法的流程图；
图2是本申请实施例提供的一种沟槽型MOS器件的局部剖视图；
图3是本申请实施例提供的一种沟槽型MOS器件在制作过程中进行UV光照射的示意图；
其中，11，外延层；12，可透过紫外线光的氮化硅层；13，介质层；14，顶部金属层，15，钝化层；16，栅介质层；17，多晶硅；18，隔断区，10，沟槽栅结构。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图1，其示出了本申请实施例提供的一种沟槽型MOS器件的制作方法的流程图，该方法至少包括如下步骤：
在步骤101中，提供制作有沟槽栅结构的衬底。
在步骤102中，在衬底表面形成可透过紫外线光的氮化硅层。
通过淀积工艺在衬底表面形成可透过紫外线(UV)光的氮化硅层。
需要说明是，可透过紫外线光的氮化硅层的厚度和折射率根据实际情况确定，本申请实施例对此不作限定。
在介质层之前先沉积一层可透过紫外线光的氮化硅层，既可以阻挡外界可移动离子侵入器件，又可以允许紫外线光透过氮化硅层。
在步骤103中，在氮化硅层表面形成介质层。
可选的，通过沉积工艺，在可透过紫外线光的氮化硅层表面形成介质层。
在步骤104中，在介质层中形成接触孔。
可选的，通过光刻工艺在介质层表面定义接触孔图案，根据接触孔图案刻蚀介质层，形成接触孔。
在步骤105中，在介质层表面形成顶部金属层。
可选的，在介质层表面沉积顶部金属，定义顶部金属图案，根据顶部金属图案刻蚀顶部金属，形成图形化的顶部金属层。
在步骤106中，沉积钝化层。
通过沉积工艺在衬底上沉积钝化层。
在步骤107中，对钝化层进行光刻和刻蚀。
可选的，通过光刻工艺在钝化层表面定义钝化层图案，根据钝化层图案进行刻蚀，如图2所示，衬底上形成钝化层15。
在步骤108中，利用紫外线光照射衬底。
如图3所示，利用紫外线(UV)光照射整个衬底，释放器件中未被有效释放的电荷。
需要说明是，紫外线光照射衬底的时间根据实际情况确定，照射衬底的紫外线光的波段根据实际情况确定，本申请实施例对紫外线光照射衬底的时间和波段不做限定。
综上所述，本申请实施例提供的沟槽型MOS器件的制作方法，通过在制作有沟槽栅结构的衬底上形成可透过紫外线光的氮化硅层，在氮化硅层表面形成介质层，在介质层中形成接触孔，在介质层表面形成顶部金属层，沉积钝化层，对钝化层进行光刻和刻蚀，利用紫外线光照射衬底；解决了目前沟槽型MOSFET器件在介质层下方加垫氮化硅薄膜后，沟道漏电变大的问题；达到了改善沟槽型MOSFET器件沟道漏电的效果。
在基于图1所示实施例的可选实施例中，步骤“利用紫外线光照射衬底”可以在钝化层刻蚀之后的任意工艺步骤进行。
在一个例子中，在步骤108之前，即步骤“利用紫外线光照射衬底”之前，该方法还包括如下步骤：
步骤1071，通过高温炉管工艺，对刻蚀后的钝化层进行合金。
通过高温炉管工艺，可以释放沟道中因工艺引入的注入电荷。
在对钝化层进行合金后，通过紫外线光照射衬底，可以进一步地释放沟道中的电荷，优化沟道漏电。
在另一个例子中，在步骤108之后，即步骤“利用紫外线光照射衬底”之后，该方法还包括如下步骤：
步骤109，通过高温炉管工艺，对刻蚀后的钝化层进行合金。
通过高温炉管工艺，可以释放沟道中因工艺引入的注入电荷。
在基于图1所示实施例的可选实施例中，沟槽栅结构10位于外延层11中，外延层11位于衬底表面，如图2所示，外延层11的上方为可透光紫外线光的氮化硅层12。
沟槽栅结构10由栅介质层16和填充沟槽的多晶硅17构成。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (4)
1.一种沟槽型MOS器件的制作方法，其特征在于，所述方法包括：
提供制作有沟槽栅结构的衬底；
在所述衬底表面形成可透过紫外线光的氮化硅层；
在所述氮化硅层表面形成介质层；
在所述介质层中形成接触孔；
在介质层表面形成顶部金属层；
沉积钝化层；
对所述钝化层进行光刻和刻蚀；
通过高温炉管工艺，对刻蚀后的钝化层进行合金；
利用紫外线光照射所述衬底；
通过高温炉管工艺，对刻蚀后的钝化层薄膜进行合金。
2.根据权利要求1所述的方法，其特征在于，所述对所述钝化层进行光刻和刻蚀，包括：
通过光刻工艺在所述钝化层表面定义钝化层图案；
根据所述钝化层图案刻蚀所述钝化层。
3.根据权利要求1所述的方法，其特征在于，所述沟槽栅结构位于外延层中，所述外延层位于所述衬底表面。
4.根据权利要求1所述的方法，其特征在于，所述在所述介质层中形成接触孔，包括：
通过光刻工艺在所述介质层表面定义接触孔图案；
根据所述接触孔图案刻蚀所述介质层，形成接触孔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110775149.7A CN113628972B (zh) | 2021-07-07 | 2021-07-07 | 沟槽型mos器件的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110775149.7A CN113628972B (zh) | 2021-07-07 | 2021-07-07 | 沟槽型mos器件的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113628972A CN113628972A (zh) | 2021-11-09 |
| CN113628972B true CN113628972B (zh) | 2024-06-18 |
Family
ID=78379649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110775149.7A Active CN113628972B (zh) | 2021-07-07 | 2021-07-07 | 沟槽型mos器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113628972B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101165851A (zh) * | 2006-10-16 | 2008-04-23 | 上海华虹Nec电子有限公司 | 防止高压器件工艺制程中产生电荷的方法 |
| CN105551965A (zh) * | 2016-01-15 | 2016-05-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及其制造方法 |
| CN112397593A (zh) * | 2021-01-20 | 2021-02-23 | 中芯集成电路制造(绍兴)有限公司 | 半导体器件及制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207546B1 (en) * | 1998-08-28 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | Prevent passivation from keyhole damage and resist extrusion by a crosslinking mechanism |
| CN1260809C (zh) * | 2003-03-25 | 2006-06-21 | 旺宏电子股份有限公司 | 集成电路护层及其制造方法 |
| JP2009194157A (ja) * | 2008-02-14 | 2009-08-27 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
| CN103681316A (zh) * | 2012-09-14 | 2014-03-26 | 北大方正集团有限公司 | 一种深沟槽肖特基二极管及其工艺制作方法 |
| CN105679668A (zh) * | 2016-03-09 | 2016-06-15 | 上海道之科技有限公司 | 一种沟槽igbt器件的制造方法 |
| CN105931955B (zh) * | 2016-07-12 | 2019-05-03 | 杭州士兰集成电路有限公司 | 沟槽功率器件及制作方法 |
| CN112909075A (zh) * | 2021-01-28 | 2021-06-04 | 滁州华瑞微电子科技有限公司 | 一种具有电荷平衡结构的沟槽mosfet及其制作方法 |
-
2021
- 2021-07-07 CN CN202110775149.7A patent/CN113628972B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101165851A (zh) * | 2006-10-16 | 2008-04-23 | 上海华虹Nec电子有限公司 | 防止高压器件工艺制程中产生电荷的方法 |
| CN105551965A (zh) * | 2016-01-15 | 2016-05-04 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率mosfet及其制造方法 |
| CN112397593A (zh) * | 2021-01-20 | 2021-02-23 | 中芯集成电路制造(绍兴)有限公司 | 半导体器件及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113628972A (zh) | 2021-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102057340B1 (ko) | 반도체 소자 및 그 제조방법 | |
| CN111697081B (zh) | Ldmos器件及其制造方法 | |
| US20110233659A1 (en) | Semiconductor power device and manufacturing method thereof | |
| US20090085105A1 (en) | Trench mosfet and method of manufacture utilizing two masks | |
| US7084033B2 (en) | Method for fabricating a trench power MOSFET | |
| TW201820469A (zh) | 複合屏蔽自對準的溝槽mosfet及其製備方法 | |
| US20090014787A1 (en) | Multi-Layer Semiconductor Structure and Manufacturing Method Thereof | |
| WO2015174197A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN112635540B (zh) | Ldmos器件及其制备方法 | |
| US6635535B2 (en) | Dense trench MOSFET with decreased etch sensitivity to deposition and etch processing | |
| CN111986997A (zh) | 超级结器件的制造方法 | |
| US7759734B2 (en) | Semiconductor device | |
| US6762458B2 (en) | High voltage transistor and method for fabricating the same | |
| US6710404B2 (en) | High voltage device and method for fabricating the same | |
| KR101659853B1 (ko) | 반도체 디바이스 | |
| CN112002643B (zh) | 超级结器件的制造方法 | |
| CN113628972B (zh) | 沟槽型mos器件的制作方法 | |
| CN111403471B (zh) | 高压jfet器件及其制造方法、高压jfet器件的版图结构 | |
| CN106024898B (zh) | 沟槽功率器件及制作方法 | |
| CN112768356B (zh) | 一种沟槽栅igbt制作方法 | |
| CN106129114B (zh) | 沟槽功率器件及制作方法 | |
| CN113903668B (zh) | 沟槽型mos器件的制作方法 | |
| CN115274858B (zh) | Ldmos器件、ldmos器件制造方法及芯片 | |
| CN110739273B (zh) | 超薄栅极cmos器件的制造方法 | |
| US7294572B2 (en) | Method of forming contact |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |