CN106811752A

CN106811752A - 形成双大马士革结构的方法、等离子体刻蚀方法

Info

Publication number: CN106811752A
Application number: CN201510871162.7A
Authority: CN
Inventors: 孙超; 吴紫阳; 王兆祥
Original assignee: Advanced Micro Fabrication Equipment Inc Shanghai
Current assignee: Advanced Micro Fabrication Equipment Inc Shanghai; Advanced Micro Fabrication Equipment Inc
Priority date: 2015-12-02
Filing date: 2015-12-02
Publication date: 2017-06-09
Anticipated expiration: 2035-12-02
Also published as: CN106811752B

Abstract

本发明公开了一种形成双大马士革结构的方法与一种等离子体刻蚀方法，以抑制fence缺陷的产生。其中，该形成双大马士革结构的方法，包括：在含硅介质层内形成连接孔；在含硅介质层的上方及连接孔内形成硬掩膜材料；在硬掩膜材料的上方形成光刻胶图案，所述光刻胶图案的开口形状与待形成的沟槽的形状相对应，所述连接孔位于所述光刻胶图案的开口内；去除含硅介质层表面的硬掩膜材料；以等离子体刻蚀的方式去除光刻胶图案开口内的部分含硅介质层，以形成沟槽；在该等离子体刻蚀过程中，以脉冲方式施加射频偏置功率和射频源功率，提供的反应气体包括作为聚合气体的COS。

Description

形成双大马士革结构的方法、等离子体刻蚀方法

技术领域

本发明涉及半导体加工领域，尤其涉及形成双大马士革结构的方法，以减少所形成结构上缺陷的数量。

背景技术

随着半导体器件制造技术的迅速发展，半导体器件已具有深亚微米结构，集成电路中包含巨大数量的半导体器件。在如此大规模的集成电路中，元件之间的连接不仅在单个互连层中互连，而且要在一个以上互连层之间进行互连，其中所述一个以上互连层互相堆叠，且在层与层之间有绝缘膜。目前业界通常采用双大马士革（dual-damascene）工艺形成的互连结构来连接多层元件，这种工艺可以在层间绝缘膜中先后形成连接孔（via）与沟槽（trench），然后利用导电材料例如铜（Cu）填充所述沟槽和连接孔，这种互连结构已在集成电路制造中得到广泛应用，通常称为dual Damascus结构，尤其是铜为导电材料的Cudual Damascus结构。

图1A～1D为形成dual Damascus结构中的Trench的过程示意图，图中显示的dual-damascene结构中，标号10代表刻蚀停止层，用于确定刻蚀深度，通常由氮化硅形成；标号11代表电介质层，可以由碳氧化硅（SiOC）、氟化硅（FSG）或二氧化硅（SiO2）形成；标号12代表底部抗反射层（BARC，Bottom Anti-Reflective Coating），用于降低反射；标号13代表有机抗反射层（OARC， Organic Anti-Reflective Coating），以及标号14代表已形成的Via。结合所述附图，现有dual-damascene结构中Trench的形成过程包括：

步骤a1，在BARC 12及OARC 13上，旋涂正光刻胶（PR，Photo Resist） 15，并进行光照，使得光刻胶15中光照的区域在显影时能够被去除，见图1B；

步骤a2，进行显影，去除光刻胶15中光照的区域，形成光刻胶图形16，见图1C；

步骤a3，以光刻胶图形16为掩膜，刻蚀电介质层11、BARC 12及OARC 13，形成Trench 17，见图1D。然而，在Trench 17形成的同时，往往伴随着栅栏（Fence）19产生于刻蚀停止层10。通常需要单独的工艺以去除栅栏19，否则，最终所形成的互连结构的质量将难以保证。

业内通常认为，栅栏19的产生与光刻胶（特别是光刻胶的光照过程）相关。比如，2010年3月31日公开的、发明名称为“沟槽制作方法及系统”的中国发明专利申请（公开号：CN 101685773A）即认为：由于dual Damascus结构中的via 14通常很深，因此在步骤a1进行光照时，通常会因为聚焦深度（DOF，Depth of Focus）的限制，使得Via 14中BARC 12上的光刻胶15不能够受到充分的光照，于是在步骤a2显影时，会有一部分残余光刻胶18留下，如图1C所示。这部分残余光刻胶18在刻蚀时，将影响位于其边缘的电介质层16的刻蚀，使得部分电介质16不能刻蚀去除，形成如图1D所示的栅栏19（Fence），降低了形成的Trench 17的质量，从而将降低集成电路的性能。

发明内容

本发明提供一种形成双大马士革结构的方法，包括：

在含硅介质层内形成连接孔；

在含硅介质层的上方及连接孔内形成硬掩膜材料；

在硬掩膜材料的上方形成光刻胶图案，所述光刻胶图案的开口形状与待形成的沟槽的形状相对应，所述连接孔位于所述光刻胶图案的开口内；

去除含硅介质层表面的硬掩膜材料；

以等离子体刻蚀的方式去除光刻胶图案开口内的部分含硅介质层，以形成沟槽；在该等离子体刻蚀过程中，以脉冲方式施加射频偏置功率和射频源功率，提供的反应气体包括作为聚合气体的COS。

可选的，所述硬掩膜材料包括无定形碳。

可选的，所述含硅介质层包括掺氟硅玻璃、无掺杂的氧化硅或Low-K材料。

可选的，射频偏置功率和射频源功率的脉冲同步。

可选的，脉冲的频率为300 Hz～5000Hz。

本发明还提供一种等离子体刻蚀方法，包括：

将半导体结构移至反应腔内，所述半导体结构暴露的表面上具有第一材料区域与第二材料区域；

刻蚀所述暴露的表面，在刻蚀过程中，保持第一材料区域与第二材料区域具有相同的刻蚀速率。

可选的，所述刻蚀过程包括多个循环往复的周期，每一周期包括刻蚀阶段与聚合阶段，在刻蚀阶段，第二材料区域被去除的厚度大于第一材料区域被去除的厚度，在聚合阶段，覆盖在第二材料区域的保护层的厚度大于覆盖在第一材料区域的保护层的厚度。

可选的，在每一周期内，刻蚀阶段占整个周期的时间比保持在10%～90%。

可选的，需要加强抑制fence缺陷时，将刻蚀阶段所占的时间调小。

可选的，通过采用合适的反应气体以使得第一材料区域与第二材料区域具有相同的刻蚀速率。

可选的，在刻蚀过程中，以脉冲方式施加射频偏置功率和射频源功率，提供的反应气体包括作为聚合气体的COS。

可选的，所述第一材料区域的材质为含硅介质层，所述第二材料区域的材质为无定形碳，所述第二材料区域被所述第一材料区域所包围。

附图说明

图1A～1D为现有技术中形成dual Damascus结构中的Trench的过程示意图；

图2A～2C是本发明拟采用的形成Trench方法的过程示意图；

图3是依据本发明一个实施例的形成双大马士革结构的方法的流程示意图；

图4A～4D是依据图3所示方法所形成的各阶段半导体结构的示意图；

图5是射频源功率与射频偏置功率的功率随时间变化情况的示意图；

图6A～6C披露了另一种可应用本发明的情景。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

图2A～2C是本发明拟采用的形成Trench方法的过程示意图。

可先以等离子体刻蚀的方式在含硅介质层内形成连接孔，随后可在含硅介质层的表面及连接孔内沉积无定形碳（作为硬掩膜）。而后，可在无定形碳的表面形成光刻胶图案（作为掩模），所述光刻胶图案的开口形状与待形成的沟槽的形状相对应，所述连接孔位于所述光刻胶图案的开口内。形成的半导体结构可如图2A所示。在图中，标号21代表的是含硅介质层，其具体可为FSG（掺氟硅玻璃，fluorinated silicate-glass）或Low-K材料。211为形成在含硅介质层内的连接孔（via），该连接孔的底部通常与一导电结构（未图示）相连。标号23代表的是无定形碳层，其不但覆盖含硅介质层的整个表面，还完整填充了连接孔。27为光刻胶图案（即光刻胶经曝光、显影后残留的部分），270为光刻胶图案的开口区域。标号25代表的是可选的底部抗反射层，其用于降低反射。说明一点，以上仅是示意图，用来帮助理解发明，并不构成对本发明的限制。比如，除图中示出的膜层外，还可有其它膜层。又比如，含硅介质层可以不只一层，还可为材质相同或不同的多层。含硅介质层之间还可夹杂其它层，比如，位于待形成的沟槽的底部的刻蚀停止层，以防止刻蚀形成沟槽时损伤到下方膜层。

再后，可以光刻胶图案为掩模，以等离子体刻蚀的方式去除含硅介质层表面的无定形碳，而将含硅介质层的表面暴露出，在此过程中，连接孔内的无定形碳得以保留。随后，可更换反应气体以等离子体刻蚀的方式去除光刻胶图案开口内的部分含硅介质层，以形成沟槽。形成的半导体结构可如图2B所示，图中，标号213代表的是经刻蚀所形成的沟槽。上述含硅介质层的刻蚀中，通常可采用CF₄作为刻蚀气体，CHF₃或CH₂F₂作为聚合气体，O₂和Ar作为调节气体。

最后，去除连接孔内残余的无定形碳即可获得具有连接孔和沟槽的双大马士革结构。

按照前面已介绍过的、业内人员通常所持或所相信的Fence形成理论，依图2A与2B所示流程所生产的双大马士革结构中，不会产生Fence缺陷。——按之前的理论，Fence的产生跟位于连接孔内的光刻胶不能充分感光密切相关。而图2A与2B给出的方法中光刻胶根本不会深入连接孔内，自然不会有感光不充分的问题，理论上自然不会产生Fence缺陷。

然而，实际上，依图2A与2B所示方法形成的双大马士革结构仍存在严重的Fence缺陷。图2C是依图2A与2B所示方法所实际形成的双大马士革结构的剖面图，在图中，可清楚看到，沟槽213底面邻近连接孔211的区域存在明显的fence 22。这证明之前的Fence产生理论并不完全正确，至少说明“光刻胶感光不充分”不是唯一的fence产生原因。

发明人注意到三个现象并将它们关联了起来：（1）、fence总是产生在连接孔的周围处；（2）、在含硅介质层的刻蚀过程中，对含硅介质层的刻蚀速率大于或远大于对无定形碳的刻蚀速率；（3）、fence材质的成分不同于含硅介质层，也不同于无定形碳，而是多种复杂元素的混合。发明人猜测：由于含硅介质层的消耗速率大于无定形碳的消耗速率，这使得连接孔内的无定形碳材料总是高于其周围的含硅介质层，即，无定形碳的侧面持续被暴露，如图2B所示，这使得反应气体中携带的各种粒子容易在无定形碳的侧面不断聚合并保留。无定形碳侧面的聚合物就是fence的来源。

随后，发明人采取了几种不同的手段，以验证上述猜测。一种手段是，将无定形碳替换为与含硅介质层材料相似的材质，以使得两者在含硅介质层的刻蚀过程中被消耗的速率大体相同，从而使得刻蚀过程中它们的上表面持续大体相平齐。另一种手段是，将反应气体更换，使得它对无定形碳与含硅介质层刻蚀速率的差距变小。最终的实验结果都证明了：随着两者刻蚀速率的差距变小，fence缺陷的程度变小；刻蚀过程中，两者的上表面越能保持齐平，fence缺陷的程度越轻微。

图3是依据本发明一个实施例的形成双大马士革结构的方法的流程示意图。图4A～4D是依据图3所示方法所形成的各阶段半导体结构的示意图。

执行步骤S1：在含硅介质层内形成连接孔（via）。

通常可通过等离子体局部刻蚀含硅介质层表面的方式制作连接孔。含硅介质层通常可为FSG（掺氟硅玻璃，fluorinated silicate-glass）、无掺杂的氧化硅或Low-K材料等。所形成的连接孔的底部通常与一导电结构（未图示）相连，用于实现上层结构与下层结构之间的电性连接。所形成的连接孔的纵截面可大体呈矩形或上宽下窄的锥形。

执行步骤S2：在含硅介质层的表面及连接孔内形成硬掩膜（hard mask）材料，该硬掩膜材料不但完整或完全填充连接孔，还覆盖含硅介质层的整个表面。

常用的硬掩膜材料可以是金属、金属氧化物如氧化铁、硅的氧化物与无定形碳等。以下的实施例中以无定形碳（amorphous carbon）为例，因而，给定的反应气体等参数也会考虑到其对无定形碳的影响。

填充完成后，还可CMP（化学机械研磨）硬掩膜材料的上表面，以使硬掩膜层的上表面大体平齐。

执行步骤S3：在硬掩膜材料的表面形成光刻胶图案（其作为硬掩膜材料的掩模），所述光刻胶图案的开口形状与待形成的沟槽（Trench）的形状相对应，所述连接孔位于所述光刻胶图案的开口内。

该光刻胶图案可由旋涂于半导体结构表面的光刻胶经曝光、显影、清洗、烘晒等步骤后所形成。为降低曝光过程中的反射，提高所形成光刻胶图案的质量与精度，可在光刻胶图案的下方预先形成底部抗反射层（BARC，Bottom Anti-Reflective Coating）。

步骤S3后所形成的半导体结构可如图4A所示。在图中，标号31所指的是含硅介质层，311标示的是形成在含硅介质层内的连接孔，33指代的是作为硬掩膜材料（或硬掩膜层）的无定形碳材料（或无定形碳层）。标号37所指的是光刻胶图案，370为光刻胶图案的开口区域。标号35代表的是可选的底部抗反射层。说明一点，以上仅是示意图，用来帮助理解发明，并不构成对本发明的限制。比如，除图中示出的膜层外，还可有其它膜层。又比如，含硅介质层可不只一层，还可为材质相同或不同的多层。含硅介质层之间还可夹杂其它层，比如，位于待形成的沟槽的底部的刻蚀停止层，以防止刻蚀形成沟槽时损伤到下方膜层。

执行步骤S4：以光刻胶图案为掩模，去除含硅介质层表面的硬掩膜材料，而将含硅介质层的表面暴露出，在此过程中，连接孔内的硬掩膜材料得以保留，光刻胶图案下方的硬掩膜材料得以保留。

去除含硅介质层表面的硬掩膜材料（无定形碳）的方法可为等离子体刻蚀法，该刻蚀中所采取的刻蚀气体对硬掩膜材料有较高的刻蚀性，而对含硅介质层有较低的刻蚀性，以使该刻蚀可准确停留在含硅介质层表面。

步骤S4后所形成的半导体结构可如图4B所示。在图中，硬掩膜材料33上方的底部抗反射层35同样被去除。

执行步骤S5：以等离子体刻蚀的方式去除光刻胶图案开口内的部分含硅介质层，以形成沟槽，在该等离子体刻蚀过程中，以脉冲方式施加射频偏置功率和射频源功率，提供的反应气体包括作为聚合气体的COS（Carbonyl sulfide，或Carbon oxysulfide；羰基硫）。

步骤S5中的刻蚀工艺可与步骤S4的刻蚀工艺在同一反应腔内执行。即，在一个反应腔内执行完步骤S4的去除硬掩膜材料过程后，可不将该半导体结构移出，而是继续利用该反应腔对该半导体结构进行步骤S5的去除含硅介质层的工艺。当然，由于刻蚀的对象不同，步骤S4与步骤S5中，通入的反应气体不同。

步骤S5中，持续通入的反应气体包括刻蚀气体与聚合气体（polymer gas）。还可进一步包括调节气体。其中，刻蚀气体可包括C_xF_y（如CF₄）、CH_xF_y、N_xF_y、S_xF_y中的任一种或任意两种及更多种的组合，调节气体可包括O₂和/或Ar。较佳的聚合气体为COS。

在步骤S5的刻蚀过程中，用于产生并保持等离子体的射频源功率（RF source power）以脉冲（pulsing）方式被施加于反应腔，以将通入的反应气体解离为等离子体状态并将该等离子体状态维持。射频源功率的功率通常维持在100W～3000W这个区间内的某个值，更优的功率区间是200W～2700W。该脉冲式的射频源功率的每个周期都至少具有一高功率状态与一低功率状态。脉冲频率可为300 Hz～5000Hz。即便在低功率状态，射频源功率的功率通常也不为零，以保证等离子体不熄灭。射频源功率的频率通常在13.56MHz以上（含13.56MHz），比如，可为13.56 MHz、27 MHz或60 MHz等。

用于控制等离子体运动方向的射频偏置功率（RF bias power）同样以脉冲方式被施加于反应腔（尤其是反应腔内用于放置半导体结构的基座，比如，静电夹盘），以控制刻蚀的方向。射频偏置功率的功率通常维持在0W～10000W这个区间内的某个值，更优的功率区间是0W～5000W。该脉冲式的射频偏置功率的每一周期至少具有一高功率状态与一低功率状态。脉冲频率可为300 Hz～5000Hz。与射频源功率不同，处于低功率状态的射频偏置功率的功率可为零，并且，零功率是其低功率状态的较佳选择。当然，处于低功率状态的射频偏置功率的功率也可不为零。射频偏置功率的频率通常在10MHz以下，比如，可为2MHz。

射频偏置功率通常可（在功率状态方面）保持与射频源功率同步。可如图5所示。即，当射频源功率处于高功率状态时，射频偏置功率同样处于高功率状态；当射频源功率切换至低功率状态时，射频偏置功率同步切换至低功率状态；当射频源功率重新切换至高功率状态时，射频偏置功率同步切换至高功率状态。

射频源功率与射频偏置功率同处于高功率状态时，整个反应处于刻蚀阶段：被射频源功率解离出的粒子（包含等离子体、自由基等）在射频偏置功率的牵引下，刻蚀半导体结构外露的上表面（主要是含硅介质层与连接孔内的硬掩膜材料）。射频源功率与射频偏置功率同处于低功率状态时，整个反应处于聚合阶段：由于缺少射频偏置功率的牵引作用，被射频源功率解离出的粒子聚合在半导体结构的上表面，从而形成一保护层。在刻蚀阶段，含硅介质层的消耗速率通常会快于硬掩膜材料的消耗速率，但是，在聚合阶段形成于含硅介质层表面的保护层厚度通常大于形成于硬掩膜材料表面的保护层厚度。这使得，在经历一个周期的刻蚀和聚合阶段后，含硅介质层与硬掩膜材料的上表面总是保持或趋向于高度齐平。如前面所介绍的，高度齐平的表面（该表面至少具有两种不同的材质）在被刻蚀时能够抑制fence的产生。

另外，在抑制fence产生方面，聚合气体COS同样具有重要作用：COS在等离子体中解离出S自由基与羰基（C=O)可沉积在半导体结构的表面，特别是羰基的高键能（1077KJ/mol，相对于C-C的607KJ/mol）增强了原有聚合物的物理、化学稳定性，因而能够更好地保护半导体结构的表面，减缓含硅介质层与硬掩膜材料区域在刻蚀速率方面的差异，从而有利于抑制fence的产生。

刻蚀阶段（或聚合阶段）占整个周期的时间比或者说时长比（即占空比）也可影响fence的大小和程度。一般而言，每个周期内，聚合阶段所占的时间越长，对fence的抑制作用越明显，但整体的刻蚀速率越低；聚合阶段所占的时间越短，对fence的抑制作用越微弱，但整体的刻蚀速率越快。较常用的占空比为10%～90%。

沟槽形成后，可进一步去除连接孔内残留的硬掩膜材料，以将整个连接孔暴露出。

步骤S5后所形成的半导体结构可如图4C所示。在图中，标号313指代的是刻蚀所形成的沟槽。

还可进一步执行步骤S6：去除原光刻胶图案下方的硬掩膜材料。形成的半导体结构可如图4D所示。

需要补充的是，以上方法不但可消除fence缺陷，同时也可避免双大马士革结构中facet缺陷的产生。

最后补充说明一点，本发明的构思虽是由双大马士革结构而产生，但其完全可被应用其它相似的场景以解决类似的问题。例如图6A～6C所示的情景：半导体结构的表面（至少）包含两种材料：第一材料41与第二材料43，现需要去除第二材料43。通常的作法是：将半导体结构移入等离子体刻蚀腔室内，而后通入反应气体刻蚀半导体结构的表面。在刻蚀过程中，由于材质的差异，第二材料43的刻蚀速率远超第一材料41，这使得刻蚀结束时有大量的块状第一材料41残留，并且，块状第一材料41的侧壁上可能会累积有聚合物45（该聚合物的产生类似于前面所描述过的fence结构），如图6B所示。

通常还可继续执行另一刻蚀步骤，以去除半导体结构表面的块状第一材料41。但是，由于聚合物45成分复杂，刻蚀去除第一材料41的工艺通常无法同时去除聚合物45，这使得半导体结构的表面残留大块的聚合物45，如图6C所示。该聚合物45类似于双大马士革结构中的fence，如不去除，会严重影响最终器件的性能。由于聚合物45成分复杂，如要去除它，可能需要多重清洗方法混合使用；这会大大加重工艺的复杂度。

对于图6A～6C所示的这种情形，可采取与前面实施例类似的方法，使得第一材料与第二材料同步去除（即，第一材料与第二材料在刻蚀中具有大致相当的刻蚀速率），从而大幅抑制或完全避免如前面所述的聚合物的产生。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims

1.一种形成双大马士革结构的方法，包括：

在含硅介质层内形成连接孔；

在含硅介质层的上方及连接孔内形成硬掩膜材料；

去除含硅介质层表面的硬掩膜材料；

2.如权利要求1所述的方法，其中，所述硬掩膜材料包括无定形碳。

3.如权利要求1所述的方法，其中，所述含硅介质层包括掺氟硅玻璃、无掺杂的氧化硅或Low-K材料。

4.如权利要求1所述的方法，其中，射频偏置功率和射频源功率的脉冲同步。

5.如权利要求4所述的方法，其中，脉冲的频率为300 Hz～5000Hz。

6.一种等离子体刻蚀方法，包括：

7.如权利要求6所述的方法，其中，所述刻蚀过程包括多个循环往复的周期，每一周期包括刻蚀阶段与聚合阶段，在刻蚀阶段，第二材料区域被去除的厚度大于第一材料区域被去除的厚度，在聚合阶段，覆盖在第二材料区域的保护层的厚度大于覆盖在第一材料区域的保护层的厚度。

8.如权利要求7所述的方法，其中，在每一周期内，刻蚀阶段占整个周期的时间比保持在10%～90%。

9.如权利要求8所述的方法，其中，需要加强抑制fence缺陷时，将刻蚀阶段所占的时间调小。

10.如权利要求6所述的方法，其中，通过采用合适的反应气体以使得第一材料区域与第二材料区域具有相同的刻蚀速率。

11.如权利要求6所述的方法，其中，在刻蚀过程中，以脉冲方式施加射频偏置功率和射频源功率，提供的反应气体包括作为聚合气体的COS。

12.如权利要求6所述的方法，其中，所述第一材料区域的材质为含硅介质层，所述第二材料区域的材质为无定形碳，所述第二材料区域被所述第一材料区域所包围。