TWI389865B - 用於電漿處理系統之刻痕停止脈波程序 - Google Patents

用於電漿處理系統之刻痕停止脈波程序 Download PDF

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Description

用於電漿處理系統之刻痕停止脈波程序
本發明係有關用於電漿處理系統之刻痕停止脈波程序。
電漿處理的進步提供了半導體工業的成長。基板要經過一連串操作處理，在這些操作中，材料被沈積及選擇性地去除(蝕刻)，以便在基板上形成溝渠、通孔、及其它特徵。考慮其中例如正在使用諸如SF6 ,NF3 ,及CF4 等氟化氣體來蝕刻具有絕緣層及矽層之矽基板的情況。在垂直蝕刻入矽層內的期間，可形成溝渠。當到達絕緣層時，蝕刻停止。熟悉此方面技術之人士知道，含氟氣體對絕緣層而言是較不起作用的蝕刻劑，這些絕緣層係可由有機及/或無機材料所形成的電介質。因此，當蝕刻劑到達絕緣層時，側向蝕刻可能會發生在溝渠側壁的兩側上。
為便於討論，圖1顯示具有刻痕的矽基板例。基板100可包括矽基底層102。一絕緣層104沈積在矽層106下方，在矽層106上沈積有一硬遮罩層108。為了蝕刻矽層106，可使用氟化氣體來形成溝渠110。當到達絕緣層104時，氟化氣體開始蝕刻溝渠110的側壁112及114，以產生刻痕(116及118)。
吾人不希望見到刻痕或底切入矽層106內，因其可能造成不可靠性或使最終產品(諸如微機電系統(MEMS)裝置)的良率下降。在一些例子中，如果刻痕底切矽層太多，可能危及其它的裝置特徵。在一例中，刻痕120及122已被連結在一起而產生貫穿124，其可能會導致有瑕疵的裝置。
在高頻及低頻電漿處理系統中都可能會發生刻痕。在高頻系統中，橫向蝕刻部分可能更難控制，其可能會導致更多的刻痕。因此，有些製造公司已犠牲掉例如高頻電漿系統之蝕刻快速的好處，而又回復到低頻電漿處理系統，以便獲得側向蝕刻部分的控制。
由於矽半導體工業是高度競爭的市場，所以製造公司為了解決刻痕問題而尋找更可實行的解決方案。
在一實施例中，本發明係有關在電漿處理室中蝕刻其上具有矽層之基板的方法。電漿處理室具有一底部電極。在蝕刻期間，該基板係配置在該底部電極上。該方法包括實施一主蝕刻步驟。該方法也包括當在該矽層中達到預定的蝕刻深度時終止該主蝕刻步驟。該預定的蝕刻深度為矽層之厚度的至少70%。該方法另包括實施過蝕刻步驟。該過蝕刻步驟包括第一處理步驟及第二處理步驟。該第一處理步驟係使用施加於該底部電極的第一底部功率位準來予以實施。該第二處理步驟係使用施加於該底部電極之比該第一底部功率位準更低的第二底部功率位準來予以實施。該第一處理步驟及該第二處理步驟係交替地實施複數次。該方法還包括在蝕穿矽層後終止該過蝕刻步驟。
在另一實施例中，本發明與在電漿處理室中蝕刻其上具有矽層之基板的方法有關。電漿處理室具有一底部電極。在蝕刻期間，該基板係配置在該底部電極上。該方法包括實施一主蝕刻步驟。該方法也包括當在該矽層中達到預定的蝕刻深度時終止該主蝕刻步驟。該方法包括實施一主蝕刻步驟。該主蝕刻步驟包括第一處理步驟及第二處理步驟。該第一處理步驟使用第一處理配方，其被組構成從矽基板上去除比由第二處理步驟所使用之第二處理配方更多的矽材料。該方法也包括當在該矽層中達到預定的蝕刻深度時終止該主蝕刻步驟。該預定的蝕刻深度為矽層之厚度的70%。該方法另包括實施過蝕刻步驟。該過蝕刻步驟包括第三處理步驟及第四處理步驟。該第三處理步驟係使用施加於該底部電極的第一底部功率位準來予以實施。該第四處理步驟也係使用施加於該底部電極之比該第一底部功率位準更低的第二底部功率位準來予以實施。該第四處理步驟及該第二處理步驟係交替地實施複數次。該方法還包括在蝕穿矽層後終止該過蝕刻步驟。
在以下對本發明的詳細描述中，將配合附圖更詳細描述本發明的上述及其它特徵。
以下將配合附圖參考幾個實施例詳細描述本發明。在以下的描述中說明很多特定的細節，以便提供對本發明的全盤瞭解。不過，很明顯，對熟悉此方面技術之人士而言，不需要某些或全部這些特定的細節，照樣能實用本發明。在其它例中，不詳細描述眾所熟知的處理步驟及/或結構，以避免對本發明造成不必要的混淆。
本文以下描述的各實施例包括了方法及技術。須瞭解，本發明也包含了製造物件，其包括了電腦可讀取媒體，其上儲存有用來實行本發明技術之實施例的電腦可讀取指令。電腦可讀取媒體可包括例如半導體、磁性、光－磁、光學、或其它形式之用來儲存電腦可讀取碼的電腦可讀取媒體。此外，本發明也可包含用來實施本發明之實施例的設備。這類設備可包括專用及/或可程式的電路，以實行有關本發明之實施例的工作。這類設備的例子包括通用電腦及/或經過適當程式規劃的專用計算裝置，且可包括電腦/計算裝置的組合，及適合實行有關本發明之實施例之各項工作的專用/可程式的電路。
按照本發明的實施例，提供有一種用以處理基板的方法，以形成半導體裝置於電漿處理系統中。本發明的實施例提供一種刻痕停止脈波程序(notch stop pulsing process(NSPP))，在該程序中可操縱蝕刻處理，以實質地減少橫向蝕刻的部分，導致較少的刻痕。
在此文獻中，會討論使用高頻電漿系統的各種實施。不過，本發明並不限於高頻電漿系統，也可被使用於其它的電漿系統中，包括低頻電漿系統。如本文中的討論，高頻係指13.56MHz或更高的底部RF頻率。同樣地，如本文的討論，低頻係指低於13.56MHz的底部RF頻率，或更佳為大約50KHz至大約900KHz。
圖2顯示在一實施例中，以簡單的流程圖圖示刻痕停止脈波程序(NSPP)的步驟。圖2是關於圖3,4,5及6的討論。NSPP係用來蝕刻基板的矽層。在第一步驟202中，提供一具有矽層的基板。矽層可配置在絕緣層之上。在一實施例中，NSPP可包括兩步驟的程序：主蝕刻步驟及過蝕刻步驟。圖3顯示在一實施例中，矽基板在電漿處理系統(諸如LAM 9400 DSiETM 系統)中處理前之例的概圖。矽基板300可包括矽基底層302、絕緣層304、矽層306及硬遮罩層308或光阻層。矽層306諸如複晶矽、磊晶矽、及單晶矽等，其厚度可視裝置的需要而變。可在絕緣層304上方之矽層302中蝕刻形成溝渠，以便在矽基板302上形成裝置的結構。絕緣層304可以是由有機及/或無機材料所形成的電介質。因此，絕緣層304可被用來防止矽基底層302之不想要的蝕刻。
現請回頭參照圖2，在接下來的步驟204中，開始以主蝕刻步驟蝕刻矽層。在一實施例中，主蝕刻步驟204可包括朝向絕緣層304蝕刻矽層306至一大致的深度。又，主蝕刻步驟204可包括第一處理配方，以便在矽層306之相當大的部分上實施實質的垂直蝕刻。由於通常已知矽材料的厚度，所以可在憑經驗決定的深度處施加觸發NSPP之次一步驟的臨界點。可在主蝕刻步驟204發生的蝕刻可被考慮為快速蝕刻，這是因為矽層306可以用較快的速率來予以蝕刻，因此減少了底切入矽層306之側壁的底切。當較大百分比的矽層306係以較快的速率來予以蝕刻而不會產生刻痕時，能夠獲得到更快速、更一致的蝕刻處理。在一實施例中，測試結果顯示，大約90%以上的矽層係施以快速的蝕刻速率。刻痕通常是對矽層之剩下的厚度所要關心的事。
圖4顯示在一實施例中，在主蝕刻步驟204期間的基板。主蝕刻步驟204可包括任何次數的中間步驟。在一實施例中，主蝕刻步驟204可以是沈積步驟與蝕刻處理交替，以沈積步驟做為第一步驟，接著是蝕刻步驟。為了允許發生鈍化及蝕刻，可改變氣體混合物。在第一蝕刻步驟中，可使用氟化基底氣體。在沈積步驟中，可使用聚合物形成氣體，因此允許側壁的鈍化。考慮一情況，在此情況中，例如在第一步驟期間，可使用諸如SF6 的氟化基底氣體來垂直蝕刻矽層。在沈積步驟中，部分的側壁(402及404)及水平表面406可使用聚合物形成氣體(諸如C4 F8 )來予以鈍化。這兩個步驟可按第一蝕刻步驟之去除速率大於沈積步驟之鈍化速率的速率來交替進行，直至到達臨界點(例如，在一實施例中，此臨界點大約為剩下10%的矽層)為止。在一實施例中，在主蝕刻步驟期間，可使用一個以上的處理配方。在主蝕刻步驟期間需要多少個處理配方，視所要製造之裝置的需要而定。
表1顯示高頻電漿系統之蝕刻步驟與沈積步驟用的一些參數例子。在一實施例中，主蝕刻步驟可包括一個以上處理配方。在一例中，第一蝕刻步驟所使用的處理配方，可與沈積步驟所使用的處理配方不同。須注意，主蝕刻步驟所使用的處理配方，可視基板的類型及用的電漿處理系統而定。
在一例中，第一蝕刻步驟及/或沈積步驟所用的處理配方可允許頂部功率在大約100W至大約5000W之間，較佳的範圍係在大約400W至大約3000W之間。熟悉此方面技術之人士知道，頂部功率通常是做為產生電漿的電源。又，用於蝕刻步驟及/或沈積步驟的處理配方也可提供底部功率，其可被使用來操縱離子。底部功率可在大約1W至大約500W之間做選擇。在高頻電漿系統中，較佳的範圍係在大約1W至大約300W之間。在一些實施例中，低頻電漿系統中的較佳範圍可以是加倍。至於處理室壓力，蝕刻步驟及/或沈積步驟用的處理配方可允許大約5毫托至大約200毫托的範圍。處理室壓力較佳可以為至少50毫托。此外，雖然可使用不同類型的氣體做為蝕刻劑，但以氟化基底的氣體混合物較佳。
一旦到達臨界點，在NSPP的過蝕刻步驟期間可應用不同的處理配方。請再參照圖2，在接下來的步驟206中，可繼續以過蝕刻步驟蝕刻矽層。在一實施例中，過蝕刻處理係用來限制可能發生的橫向蝕刻，如圖5所示。過蝕刻步驟206用的處理配方可與主蝕刻步驟204中的處理配方不同。在一實施例中，過蝕刻步驟206可包括兩個子步驟：第二蝕刻子步驟與鈍化子步驟。
請再參照圖2，在接下來的子步驟208中，第二蝕刻子步驟可包括以第一底部功率位準蝕刻矽層一預定時間周期。在接下來的子步驟210中，可用較低的第二底部功率位準開始一預定時間周期的鈍化子步驟。在鈍化子步驟期間，部分的側壁(402及404)及水平表面406可被鈍化。
上面的表2顯示高頻電漿系統中第二蝕刻子步驟及鈍化步驟用的一些參數例。在一實施例中，過蝕刻步驟可包括一個以上的處理配方。在一例中，第二蝕刻步驟可使用與鈍化步驟所用之處理配方不同的處理配方。類似於主蝕刻步驟用的處理配方，過蝕刻步驟用的處理配方也視基板的類型及所想要的裝置而定。
第二蝕刻步驟及/或鈍化步驟用的處理配方允許類似於主蝕刻步驟的頂部功率與處理室壓力。又，第二蝕刻步驟及/或鈍化步驟用的處理配方可允許恆定的頂部功率。在一實施例中，較佳的頂部功率範圍可視蝕刻速率而變。如果想要快速的蝕刻速率，頂部功率的較佳範圍在大約800W至大約3000W。如果是以較低的速率來實施蝕刻，則頂部功率的較佳範圍在大約200W至大約600W。
不過，底部功率與氣體混合物可以不同。經由控制過蝕刻步驟中每一周期所施加的底部功率位準，橫向蝕刻部分可被控制；因此，在矽層的蝕刻期間，可實質地減小或消除刻痕。
過蝕刻步驟用的處理配方可提供遠小於主蝕刻步驟的底部功率範圍(例如0W至300W)。藉由降低底部功率位準，蝕刻速率可大幅地降低，以允許對剩餘之矽層更受控制且精準的蝕刻。表3顯示第二蝕刻子步驟及鈍化子步驟期間底部功率範圍的一些例子。在第二蝕刻子步驟期間，底部功率的較佳範圍可以在大約50W至大約300W，底部功率更佳的範圍可以在大約50W至大約200W。同樣地，較佳的範圍可以在大約0W至大約100W，更佳的範圍在大約0W至大約50W。須注意，鈍化子步驟的底部功率位準可低至0W，因為當底部功率為0W時，蝕刻通常不會發生。
表4顯示高頻電漿系統之底部功率位準的時間範圍例子。在過蝕刻步驟期間的時間範圍係以在大約1微秒與大約10秒之間較佳，在大約1毫秒與大約1秒之間更佳，且以大約1秒為最佳。在第二蝕刻步驟期間的時間範圍以在大約1微秒與大約10秒之間較佳，在大約1毫秒與大約1秒之間更佳，且以大約1秒為最佳。在鈍化步驟中的時間範圍以在大約1微秒與大約3秒之間較佳，在大約1.5毫秒與大約1秒之間更佳，且以大約1秒為最佳。
過蝕刻步驟可包括在每一週期期間，以不同功率位準來交替RF偏壓。每一子步驟的持續時間可視工作週期而定。考慮例如50%之工作週期(亦即50/50)的情況。以50%的工作週期(亦即50/50)，第二蝕刻子步驟與鈍化子步驟可分配到相等的時間。在另一例中，過蝕刻步驟可以是70%的工作週期(亦即70/30)，其中，第二蝕刻子步驟的時間較長(亦即70%)，而鈍化子步驟的時間較短(亦即30%)。
當底部功率位準交替於較高與較低的位準之間時，處理配方允許在每一個週期期間改變底部功率位準。在一例中，在第一週期期間，處理配方可要求鈍化步驟的功率位準為0W。在下一個週期期間，處理配方可要求鈍化步驟的功率位準為2W。處理配方的複雜度可視所要製造之裝置的需要及所使用之電漿處理系統的能力而定。
另一項有助於控制側向蝕刻部分的因素為在每一個交替之蝕刻及鈍化子步驟期間所使用的氣體混合物。雖然蝕刻劑可使用不同類型的氣體，但對蝕刻矽層而言，氟化基底氣體(諸如SF6 )是比其它氣體混合物(諸如以氯為基底的氣體)更優的蝕刻劑。在鈍化子步驟中，可使用以氧為基底的氣體(諸如O2 )，以允許鈍化矽的側壁。在一實施例中，在第二蝕刻步驟及鈍化子步驟兩者中，可使用氟化基底與以氧為基底的氣體化合物的組合(例如SF6 ,SF6 ：O2 ,SF6 ：O2 ,SF6 ：O2 ：N2 ,O2 ,O2 ：N2 等)。此外，在每一個交替週期期間，可使用的氣體組合視所要製造之裝置的需要而定。
在接下來的步驟212中，該方法決定矽層是否完全被蝕刻。若矽層尚未完全被蝕刻，該方法回到步驟206而繼續蝕刻矽層。藉由第二蝕刻子步驟與鈍化子步驟的交替進行，剩餘之矽層的厚度可被蝕刻，且所發生的刻痕實質上很小。過蝕刻步驟的終止，可使用光發射端點法(optical emission endpoint method)來決定。若矽層完全被蝕刻，則該方法繼續矽蝕刻後的處理。圖6顯示在一實施例中，在NSPP後之基板的矽層。
從本發明的實施例可瞭解，NSPP提供有效控制可能發生之橫向蝕刻的方法，藉以大幅縮小在矽基板之蝕刻期間易於發生之刻痕的大小。有了NSPP，製造公司可繼續利用高頻電漿處理系統的好處，而不會危及橫向蝕刻部分的控制。此外，因為NSPP不需要硬體改變，所以製造公司可從降低瑕疵品的數量中大幅改善獲益。
雖然已從數個實施例描述了本發明，但各種的修改、變更、及相等物，都在本發明的範圍內。亦須注意，本發明還有很多可選擇的實施方法及設備。因此，以下所附的申請專利範圍要被解釋成包括所有這類的修改、變更、及相等物，都在本發明真正的精神與範圍內。
100．．．基板
102．．．矽基底層
106．．．矽層
104．．．絕緣層
108．．．硬遮罩層
110．．．溝渠
116．．．刻痕
118．．．刻痕
120．．．貫穿的刻痕
122．．．貫穿的刻痕
300．．．矽基板
302．．．矽基底層
304．．．絕緣層
306．．．矽層
308．．．硬遮罩層
402,404．．．側壁
406．．．水平表面
圖1顯示具有刻痕之矽基板的例子。
圖2顯示在一實施例中，以簡單流程圖圖示刻痕停止脈波程序(NSPP)步驟。
圖3顯示在一實施例中，矽基板在電漿處理系統中處理前之例的概圖。
圖4顯示在一實施例中，在主蝕刻步驟期間的基板。
圖5顯示在一實施例中，如何使用過蝕刻處理來限制可能發生的橫向蝕刻。
圖6顯示在一實施例中，在NSPP後之基板的矽層。

Claims (31)

  1. 一種在電漿處理室中蝕刻其上具有矽層之基板的方法，該電漿處理室具有一底部電極，在該蝕刻期間，該基板係配置在該底部電極上，該方法包含：實施主蝕刻步驟；當在該矽層中達到預定的蝕刻深度時終止該主蝕刻步驟，該預定的蝕刻深度為該矽層之厚度的至少70%；實施過蝕刻步驟，該過蝕刻步驟包括第一處理步驟及第二處理步驟，該第一處理步驟係使用施加於該底部電極的第一底部功率位準來予以實施，該第二處理步驟係使用施加於該底部電極之比該第一底部功率位準更低的第二底部功率位準來予以實施，其中該第一處理步驟與該第二處理步驟係交替地實施複數次；以及在蝕穿該矽層後終止該過蝕刻步驟。
  2. 如申請專利範圍第1項的方法，其中該第一處理步驟使用第一處理配方，該第一處理配方被組構成從該矽基板上去除比由該第二處理步驟所使用之第二處理配方更多的矽材料。
  3. 如申請專利範圍第1項的方法，其中該第二底部功率位準實質上為0瓦。
  4. 如申請專利範圍第1項的方法，其中該主蝕刻步驟包括第三處理步驟及第四處理步驟，該第三處理步驟使用第三處理配方，該第三處理配方被組構成從該矽基板上去除比由該第四處理步驟所使用之第四處理配方更多的矽材料。
  5. 如申請專利範圍第4項的方法，其中該第一處理步驟及該第二處理步驟使用第一混合氣體，該第三處理步驟及該第四處理步驟使用與該第一混合氣體不同的第二混合氣體。
  6. 如申請專利範圍第1項的方法，其中該過蝕刻步驟使用與在該主蝕刻步驟期間所使用之混合氣體不同的混合氣體。
  7. 如申請專利範圍第1項的方法，其中該主蝕刻步驟使用第三底部功率位準，該第三底部功率位準高於該第一底部功率位準或該第二底部功率位準。
  8. 如申請專利範圍第1項的方法，其中該預定的蝕刻深度為該矽層之該厚度的至少80%。
  9. 如申請專利範圍第1項的方法，其中該預定的蝕刻深度為該矽層之該厚度的至少90%。
  10. 如申請專利範圍第1項的方法，其中該第一處理步驟使用與在該第二處理步驟期間所使用之混合氣體不同的混合氣體。
  11. 如申請專利範圍第1項的方法，其中該第一處理步驟的持續時間與該第二處理步驟的持續時間實質上相同。
  12. 如申請專利範圍第1項的方法，其中該第一處理步驟的該持續時間大於該第二處理步驟的該持續時間。
  13. 如申請專利範圍第1項的方法，其中該第一處理步驟的該持續時間少於該第二處理步驟的該持續時間。
  14. 如申請專利範圍第1項的方法，其中該第一處理步驟持續大約1毫秒與大約10秒之間，該第二處理步驟持續大約1毫秒與大約3秒之間。
  15. 如申請專利範圍第1項的方法，其中該終止該過蝕刻步驟係使用光發射端點法(optical emission endpoint method)來予以決定。
  16. 如申請專利範圍第5項的方法，其中該第三處理步驟使用與在該第四處理步驟期間所使用之混合氣體不同的混合氣體。
  17. 一種在電漿處理室中蝕刻其上具有矽層之基板的方法，該電漿處理室具有一底部電極，在該蝕刻期間，該基板係配置在該底部電極上，該方法包含：實施主蝕刻步驟，該主蝕刻步驟包括第一處理步驟及第二處理步驟，該第一處理步驟使用第一處理配方，該第一處理配方被組構成從該矽基板上去除比由該第二處理步驟所使用之第二處理配方更多的矽材料；當在該矽層中達到預定的蝕刻深度時終止該主蝕刻步驟，該預定的蝕刻深度為該矽層之厚度的至少70%；實施過蝕刻步驟，該過蝕刻步驟包括第三處理步驟及第四處理步驟，該第三處理步驟係使用施加於該底部電極的第一底部功率位準來予以實施，該第四處理步驟係使用施加於該底部電極之比該第一底部功率位準更低的第二底部功率位準來予以實施，其中該第三處理步驟與該第四處理步驟係交替地實施複數次；以及在蝕穿該矽層後終止該過蝕刻步驟。
  18. 如申請專利範圍第17項的方法，其中該第三處理步驟使用第三處理配方，該第三處理配方被組構成從該矽基板上去除比由該第四處理步驟所使用之第四處理配方更多的矽材料。
  19. 如申請專利範圍第17項的方法，其中該第二底部功率位準實質上為0瓦。
  20. 如申請專利範圍第17項的方法，其中該第三處理步驟及該第四處理步驟使用第一混合氣體，該第一處理步驟及該第二處理步驟使用與該第一混合氣體不同的第二混合氣體。
  21. 如申請專利範圍第17項的方法，其中該過蝕刻步驟使用與該在主蝕刻步驟期間所使用之混合氣體不同的混合氣體。
  22. 如申請專利範圍第17項的方法，其中該主蝕刻步驟使用第三底部功率位準，該第三底部功率位準高於該第一底部功率位準或該第二底部功率位準。
  23. 如申請專利範圍第17項的方法，其中該預定的蝕刻深度為該矽層之該厚度的至少80%。
  24. 如申請專利範圍第17項的方法，其中該預定的蝕刻深度為該矽層之該厚度的至少90%。
  25. 如申請專利範圍第17項的方法，其中該第三處理步驟使用與在該第四處理步驟期間所使用之混合氣體不同的混合氣體。
  26. 如申請專利範圍第17項的方法，其中該第三處理步驟的持續時間與該第四處理步驟的持續時間實質上相同。
  27. 如申請專利範圍第17項的方法，其中該第三處理步驟的持續時間大於該第四處理步驟的持續時間。
  28. 如申請專利範圍第17項的方法，其中該第三處理步驟的持續時間少於該第四處理步驟的持續時間。
  29. 如申請專利範圍第17項的方法，其中該第三處理步驟持續大約1毫秒與大約10秒之間，該第四處理步驟持續大約1毫秒與大約3秒之間。
  30. 如申請專利範圍第17項的方法，其中該終止該過蝕刻步驟係使用光發射端點法來予以決定。
  31. 如申請專利範圍第17項的方法，其中該第一處理步驟使用與在該第二處理步驟期間所使用之混合氣體不同的混合氣體。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7351664B2 (en) * 2006-05-30 2008-04-01 Lam Research Corporation Methods for minimizing mask undercuts and notches for plasma processing system
KR100886641B1 (ko) * 2006-09-29 2009-03-04 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
CN102484066B (zh) * 2010-01-26 2014-11-19 株式会社爱发科 干式蚀刻法
US9070760B2 (en) * 2011-03-14 2015-06-30 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
CN103898613B (zh) * 2012-12-24 2017-07-07 中微半导体设备(上海)有限公司 等离子体刻蚀方法
GB201608926D0 (en) * 2016-05-20 2016-07-06 Spts Technologies Ltd Method for plasma etching a workpiece
CN113223955B (zh) * 2021-05-08 2022-05-27 长鑫存储技术有限公司 自动补蚀刻方法和装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5188704A (en) * 1989-10-20 1993-02-23 International Business Machines Corporation Selective silicon nitride plasma etching
US6500314B1 (en) * 1996-07-03 2002-12-31 Tegal Corporation Plasma etch reactor and method
US6187685B1 (en) * 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
US6191043B1 (en) * 1999-04-20 2001-02-20 Lam Research Corporation Mechanism for etching a silicon layer in a plasma processing chamber to form deep openings
DE19933841A1 (de) * 1999-07-20 2001-02-01 Bosch Gmbh Robert Vorrichtung und Verfahren zum Ätzen eines Substrates mittels eines induktiv gekoppelten Plasmas
US6566272B2 (en) * 1999-07-23 2003-05-20 Applied Materials Inc. Method for providing pulsed plasma during a portion of a semiconductor wafer process
DE19957169A1 (de) * 1999-11-27 2001-06-13 Bosch Gmbh Robert Plasmaätzverfahren mit gepulster Substratelektrodenleistung
JP2001237218A (ja) * 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
US20020177321A1 (en) * 2001-03-30 2002-11-28 Li Si Yi Plasma etching of silicon carbide
US20030003748A1 (en) * 2001-05-24 2003-01-02 Anisul Khan Method of eliminating notching when anisotropically etching small linewidth openings in silicon on insulator
US6905626B2 (en) * 2002-07-24 2005-06-14 Unaxis Usa Inc. Notch-free etching of high aspect SOI structures using alternating deposition and etching and pulsed plasma
US7361599B2 (en) * 2002-09-03 2008-04-22 Texas Instruments Incorporated Integrated circuit and method
US6905737B2 (en) * 2002-10-11 2005-06-14 Applied Materials, Inc. Method of delivering activated species for rapid cyclical deposition
US20040077178A1 (en) * 2002-10-17 2004-04-22 Applied Materials, Inc. Method for laterally etching a semiconductor structure
US7368392B2 (en) * 2003-07-10 2008-05-06 Applied Materials, Inc. Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
US7446050B2 (en) * 2003-08-04 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Etching and plasma treatment process to improve a gate profile
US7682985B2 (en) * 2004-03-17 2010-03-23 Lam Research Corporation Dual doped polysilicon and silicon germanium etch
US7351664B2 (en) * 2006-05-30 2008-04-01 Lam Research Corporation Methods for minimizing mask undercuts and notches for plasma processing system

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