KR101337832B1 - 플라즈마 처리 시스템의 노치 스탑 펄싱 공정 - Google Patents

플라즈마 처리 시스템의 노치 스탑 펄싱 공정 Download PDF

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Abstract

식각 동안 기판이 배치되는 하부 전극을 갖는 플라즈마 처리 챔버에서 실리콘층을 갖는 그 기판을 식각하는 방법. 그 방법은 메인 식각 단계를 수행하는 단계를 포함한다. 또한, 그 방법은 실리콘층으로 두께의 적어도 70% 인 소정의 식각 깊이가 달성될 때 메인 식각 단계를 종료하는 단계를 포함한다. 그 방법은 과식각 단계를 수행하는 단계를 더 포함한다. 과식각 단계는 제1 공정 단계 및 제2 공정 단계를 포함한다. 제1 공정 단계는 하부 전극에 인가되는 제1 하부 전력 레벨을 사용하여 수행된다. 제2 공정 단계는 하부 전극에 인가되고 제1 하부 전력 레벨보다 낮은 제2 하부 전력 레벨을 사용하여 수행된다. 제1 공정 단계 및 제2 공정 단계는 교대로 복수 회 수행된다. 또한, 그 방법은 실리콘층이 완전히 식각된 후에 과식각 단계를 종료하는 단계를 더 포함한다.
플라즈마 처리 챔버, 실리콘층, 메인 식각, 과식각

Description

플라즈마 처리 시스템의 노치 스탑 펄싱 공정{NOTCH STOP PULSING PROCESS FOR PLASMA PROCESSING SYSTEM}
플라즈마 처리의 진보는 반도체 산업의 성장을 위해 제공되고 있다. 기판은, 그 위에 트렌치, 비아 및 다른 피쳐들을 형성하기 위하여 재료들이 증착되고 선택적으로 제거 (식각) 되는 일련의 동작들로 처리될 수 있다. 예를 들어, 절연층 및 실리콘층을 갖는 실리콘 기판이 SF6, NF3 및 CF4 와 같은 불화 가스를 사용하여 식각되고 있는 상황을 고려한다. 트렌치는 실리콘층으로의 수직 식각 동안 형성될 수 있다. 식각은 절연층에 도달될 때 정지한다. 당업자는 불화 가스가 유기 및/또는 무기 재료로부터 형성된 유전체일 수도 있는 절연층에 대하여 덜 효과적인 에천트임을 알고 있다. 따라서, 에천트가 절연층에 도달될 때, 트렌치 측벽 중 어느 한 측에서 측면 식각이 발생할 수도 있다.
설명을 용이하게 하기 위해, 도 1은 노치들을 갖는 실리콘 기판의 예를 나타낸다. 기판 (100) 은 실리콘 베이스층 (102) 을 포함한다. 절연층 (104) 은 실리콘층 (106) 아래에 배치되고, 실리콘층 (106) 은 하드 마스크층 (108) 아래에 배치될 수 있다. 실리콘층 (106) 을 식각하기 위하여, 불화 가스가 사용되어 트렌치 (110) 를 형성할 수 있다. 절연층 (104) 에 도달될 때, 불화 가스가 트렌치 (110) 의 측벽들 (112, 114) 에서 식각을 시작하여 노치들 (116, 118) 을 형성할 수 있다.
노칭, 또는 실리콘층 (106) 으로의 언더커팅은, MEMS (micro electro-mechanical system) 디바이스와 같은 최종 제품에 있어서 불안정성 및 수율 손실을 야기할 수도 있기 때문에 바람직하지 못하다. 일부 예들에 있어서, 노치들이 실리콘층을 너무 많이 언더커팅한다면, 다른 디바이스 피쳐들이 손상될 수도 있다. 일 예에 있어서, 노치들 (120, 122) 이 서로 접합되어 결함성 디바이스를 초래할 수도 있는 브레이크쓰루 (breakthrough; 124) 를 생성할 수도 있다.
노칭은 고주파 및 저주파 플라즈마 처리 시스템 양자에서 발생할 수 있다. 고주파 시스템에 있어서, 측면 식각 성분 (lateral etching component) 은 제어가 더 어려워, 더 많은 노칭을 발생시킬 수도 있다. 그 결과, 일부 제조 회사들은 측면 식각 성분의 제어를 얻기 위해 저주파 플라즈마 시스템으로 다시 복귀함으로써, 고주파 플라즈마 시스템의 보다 빠른 식각과 같은 이익을 희생하고 있다.
실리콘 반도체 산업은 높은 경쟁 시장이기 때문에, 제조 회사들은 그 노칭 문제를 해결하기 위한 보다 실용적인 해결책을 찾고 있다.
본 발명은, 일 실시형태에 있어서, 플라즈마 처리 챔버에서 실리콘층을 갖는 기판을 식각하는 방법에 관한 것이다. 상기 플라즈마 처리 챔버는 하부 전극을 갖는다. 상기 기판은 상기 식각 동안 상기 하부 전극 상에 배치된다. 상기 방법은 메인 식각 단계를 수행하는 단계를 포함한다. 또한, 상기 방법은 상기 실리콘층에 소정의 식각 깊이가 달성될 때 상기 메인 식각 단계를 종료하는 단계를 포함한다. 상기 소정의 식각 깊이는 상기 실리콘층 두께의 적어도 70%이다. 상기 방법은 과식각 (overetch) 단계를 수행하는 단계를 더 포함한다. 상기 과식각 단계는 제1 공정 단계 및 제2 공정 단계를 포함한다. 상기 제1 공정 단계는 상기 하부 전극에 인가되는 제1 하부 전력 레벨을 사용하여 수행된다. 상기 제2 공정 단계는 상기 하부 전극에 인가되고 상기 제1 하부 전력 레벨보다 낮은 제2 하부 전력 레벨을 사용하여 수행된다. 상기 제1 공정 단계 및 상기 제2 공정 단계는 교대로 복수 회 수행된다. 또한, 상기 방법은 상기 실리콘층이 완전히 식각된 후에 상기 과식각 단계를 종료하는 단계를 더 포함한다.
다른 실시 형태에 있어서, 본 발명은 플라즈마 처리 챔버에서 실리콘층을 갖는 기판을 식각하는 방법에 관한 것이다. 상기 플라즈마 처리 챔버는 하부 전극을 갖는다. 상기 기판은 상기 식각 동안 상기 하부 전극 상에 배치된다. 상기 방법은 메인 식각 단계를 수행하는 단계를 포함한다. 상기 메인 식각 단계는 제1 공정 단계 및 제2 공정 단계를 포함한다. 상기 제1 공정 단계는 제1 공정 레시피를 채용하며, 상기 제1 공정 레시피는 상기 제2 공정 단계에 의해 채용된 제2 공정 레시피보다 상기 실리콘 기판으로부터 더 많은 실리콘 재료를 제거하도록 구성된다. 또한, 상기 방법은 상기 실리콘층에 소정의 식각 깊이가 달성될 때 상기 메인 식각 단계를 종료하는 단계를 포함한다. 상기 소정의 식각 깊이는 상기 실리콘층 두께의 적어도 70%이다. 상기 방법은 과식각 단계를 수행하는 단계를 더 포함한다. 상기 과식각 단계는 제3 공정 단계 및 제4 공정 단계를 포함한다. 상기 제3 공정 단계는 상기 하부 전극에 인가되는 제1 하부 전력 레벨을 사용하여 수행된다. 상기 제4 공정 단계는 상기 하부 전극에 인가되고 상기 제1 하부 전력 레벨보다 낮은 제2 하부 전력 레벨을 사용하여 수행된다. 상기 제3 공정 단계 및 상기 제4 공정 단계는 교대로 복수 회 수행된다. 또한, 상기 방법은 상기 실리콘층이 완전히 식각된 후에 상기 과식각 단계를 종료하는 단계를 더 포함한다.
본 발명의 이러한 특징 및 다른 특징들은 다음의 도면들과 함께 이하 본 발명의 상세한 설명에서 더 상세하게 설명될 것이다.
본 발명은 한정이 아닌 예시로서 도시되며, 첨부 도면의 도에서 동일한 참조 부호는 동일한 구성 요소를 지칭하며, 도면에 있어서,
도 1은, 노치들을 갖는 실리콘 기판의 예를 나타낸다.
도 2는, 일 실시형태에 있어서, 노치 스탑 펄스 공정 (NSPP) 의 단계들을 도시하는 개략적인 플로우챠트를 나타낸다.
도 3은, 일 실시형태에 있어서, 플라즈마 처리 시스템에서 처리되기 전의 실리콘 기판의 일 예의 개략도를 나타낸다.
도 4는, 일 실시형태에 있어서, 메인 식각 단계 동안의 기판을 나타낸다.
도 5는, 일 실시형태에 있어서, 발생할 수도 있는 측면 식각을 제한하기 위해 과식각 공정이 어떻게 사용될 수 있는지를 나타낸다.
도 6은, 일 실시형태에 있어서, NSPP 후 기판의 실리콘층을 나타낸다.
다음으로, 첨부 도면에 도시된 바와 같은 본 발명의 몇몇 실시형태들을 참조하여, 본 발명이 상세하게 설명될 것이다. 다음의 설명에 있어서, 많은 특정 상세들은 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이 특정 상세들의 일부 또는 전부 없이도 본 발명이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 예시에 있어서, 주지된 공정 단계들 및/또는 구조들은 본 발명을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않는다.
이하, 방법들 및 기술들을 포함하는 다양한 실시형태들이 여기에서 설명된다. 또한, 본 발명은, 발명의 기술의 실시형태들을 수행하기 위한 컴퓨터 판독가능 명령들이 저장된 컴퓨터 판독가능 매체를 포함하는 제조물품을 커버할 수도 있다고 생각되어야 한다. 그 컴퓨터 판독가능 매체는, 예를 들어, 반도체, 자기, 광자기, 광학, 또는 컴퓨터 판독가능 코드를 저장하기 위한 다른 형태의 컴퓨터 판독 가능 매체를 포함할 수도 있다. 또한, 본 발명은 발명의 실시형태들을 실시하기 위한 장치들을 커버할 수도 있다. 그러한 장치는 발명의 실시형태들에 속하는 작업들을 수행하기 위해, 전용 및/또는 프로그램가능 회로들을 포함할 수도 있다. 그러한 장치의 예는 적절하게 프로그램되는 경우 범용 컴퓨터 및/또는 전용 컴퓨팅 디바이스를 포함하고, 본 발명의 실시형태들에 속하는 다양한 작업들에 적합한 전용/프로그램가능 회로들과 컴퓨터/컴퓨팅 디바이스의 조합물을 포함할 수도 있다.
본 발명의 실시형태에 따라, 플라즈마 처리 시스템에서 반도체 디바이스를 형성하기 위해 기판을 처리하기 위한 방법이 제공된다. 본 발명의 실시형태들은, 식각 공정이 조작되어 측면 식각 성분을 실질적으로 감소시켜 보다 적은 노칭을 야기할 수 있는, 노치 스탑 펄싱 공정 (notch stop pulsing process; NSPP) 을 제공한다.
이 명세서에 있어서, 다양한 구현들은 고주파 플라즈마 시스템을 사용하여 설명될 수 있다. 하지만, 본 발명은 고주파 플라즈마 시스템에 한정되는 것이 아니며, 저주파 플라즈마 시스템을 포함하는 다른 플라즈마 시스템에 채용될 수도 있다. 여기에서 설명되는 바와 같이, 고주파는 13.56 MHz 이상의 하부 RF 주파수를 지칭한다. 또한, 여기에서 설명되는 바와 같이, 저주파는 13.56 MHz 미만, 더 바람직하게는 약 50KHz 내지 약 900 KHz의 하부 RF 주파수를 지칭한다.
도 2는, 일 실시형태에 있어서, 노치 스탑 펄스 공정 (NSPP) 의 단계들을 도시하는 개략적인 플로우챠트를 나타낸다. 도 2는 도 3, 도 4, 도 5 및 도 6과 관련하여 설명된다. NSPP 는 기판의 실리콘층을 식각하기 위해 사용될 수 있다. 제1 단계 (202) 에서, 실리콘층을 갖는 기판이 제공된다. 그 실리콘층은 절연층 위에 배치될 수도 있다. 일 실시형태에 있어서, NSPP 는 메인 식각 단계 및 과식각 단계의 2 단계 공정을 포함할 수 있다. 도 3은, 일 실시형태에 있어서, LAM 9400 DSiETM 시스템과 같은 플라즈마 처리 시스템에서 처리되기 전의 일 예의 실리콘 기판의 개략도를 나타낸다. 실리콘 기판 (300) 은 실리콘 베이스층 (302), 절연층 (304), 실리콘층 (306) 및 하드 마스크 (308) 또는 레지스트 마스크를 포함할 수도 있다. 폴리실리콘, 에피택셜 실리콘 및 단결정과 같은 실리콘층 (306) 은 디바이스 요건에 따라 변화하는 두께를 가질 수도 있다. 절연층 (304) 상부의 실리콘층 (306) 내에 형성된 트렌치들이 식각되어 실리콘 베이스층 (302) 위에 디바이스 구조물을 형성할 수 있다. 절연층 (304) 은 유기 및/또는 무기 재료로부터 형성된 유전체일 수 있다. 이와 같이, 절연층 (304) 은 기판 베이스층 (302) 의 원치않는 식각을 방지하기 위해 사용될 수 있다.
다시 도 2를 참조하면, 다음 단계 (204) 에서, 실리콘층의 식각은 메인 식각 단계에 의해 시작할 수 있다. 일 실시형태에 있어서, 메인 식각 단계 (204) 는 실리콘층 (306) 을 대략적인 깊이로 절연층 (304) 을 향해 식각하는 단계를 포함할 수 있다. 또한, 메인 식각 단계 (204) 는 제1 공정 레시피를 포함하여 실리콘층 (306) 의 상당한 부분 상에서 실질적으로 수직 식각을 수행할 수 있다. 실리콘 재료의 두께는 일반적으로 알려져 있기 때문에, NSPP의 다음 단계를 일으키는 임계 지점 (threshold point) 은 경험적으로 결정된 깊이로 적용될 수 있다. 메인 식각 단계 (204) 에서 일어날 수 있는 식각은 실리콘층 (306) 이 더 빠른 속도로 식각될 수 있어 실리콘층 (306) 의 측벽으로의 언터커팅을 감소시키기 때문에 빠른 식각 (fast etch) 으로 고려될 수 있다. 노칭이 발생하지 않고 실리콘층 (306) 의 보다 많은 비율이 더 빠른 속도로 식각되는 경우, 보다 일관된 식각 공정이 야기된다. 일 실시형태에 있어서, 빠른 식각 속도를 나타낸 테스트 결과가 약 90% 이상의 실리콘층에 적용될 수 있다. 통상적으로, 노칭은 실리콘층의 잔존 두께와 관련이 있다.
도 4는, 일 실시형태에 있어서, 메인 식각 단계 (204) 동안의 기판을 나타낸다. 메인 식각 단계 (204) 는 임의의 수의 중간 단계들을 포함할 수도 있다. 일 실시형태에 있어서, 메인 식각 단계 (204) 는 제1 단계로서의 증착 단계 다음에 식각 단계를 갖는 교대의 증착 단계 및 식각 단계일 수 있다. 패시배이션 및 식각이 일어나도록 하기 위해, 가스 혼합물이 변화될 수 있다. 제1 식각 단계에 있어서, 불소계 가스 (fluorinated based gas) 가 사용될 수 있다. 증착 단계에 있어서, 폴리머 형성 가스가 사용될 수 있어서, 측벽의 패시배이션을 허용한다. 예를 들어, SF6 와 같은 불소계 가스를 사용하여 제1 식각 단계 동안 실리콘층의 수직 식각이 발생하는 상황을 고려한다. 증착 단계에서, 측벽들 (402, 404) 의 일부 및 수평 표면 (406) 은 C4F8 과 같은 폴리머 형성 가스를 사용하여 패시배이팅될 수 있다. 이러한 2 단계는 임계 지점 (예를 들어, 일 실시형태에 있어서, 약 실리콘층의 잔존 10%) 에 도달될 때까지 증착 단계의 패시배이션 속도보다 더 큰 제1 식각 단계의 제거 속도에 따라 교대될 수 있다. 일 실시형태에 있어서, 2 이상의 공정 레시피가 메인 식각 단계 동안 사용될 수 있다. 메인 식각 단계 동안의 복수의 공정 레시피에 대한 필요성은 형성될 디바이스의 요건들에 의존할 수 있다.
Figure 112008051259914-pct00001
상기 표 1은 고주파 플라즈마 시스템의 식각 단계 및 증착 단계를 위한 일부 파라미터들의 일 예를 나타낸다. 일 실시형태에 있어서, 메인 식각 단계는 2 이상의 공정 레시피를 포함할 수도 있다. 일 예에 있어서, 제1 식각 단계는 증착 단계에 의해 채용된 공정 레시피와 상이한 공정 레시피를 채용할 수 있다. 메인 식각 단계의 공정 레시피는 사용될 수 있는 플라즈마 처리 시스템 및 기판의 유형에 의존할 수 있음을 주시한다.
일 예에 있어서, 제1 식각 단계 및/또는 증착 단계의 공정 레시피는 약 100W와 약 5000W 사이가 되는 상부 전력을 허용할 수 있으며, 바람직한 범위는 대략 400W 내지 대략 3000W 일 수 있다. 통상, 상부 전력이 플라즈마를 발생하는 전력 소스로서 사용될 수 있음을 당업자는 알고 있다. 또한, 식각 단계 및/또는 증착 단계의 공정 레시피는 이온을 조작하기 위해 채용될 수 있는 하부 전력을 위해 제공할 수 있다. 하부 전력은 약 1W 내지 약 500W 사이에서 선택될 수 있다. 고주파 플라즈마 시스템에 있어서, 바람직한 범위는 약 1W 내지 약 300W 일 수 있다. 일부 실시형태에 있어서, 바람직한 범위는 저주파 플라즈마 시스템의 두 배일 수도 있다. 챔버 압력에 관하여, 식각 단계 및/또는 증착 단계의 공정 레시피는 약 5 밀리토르 (millitorr) 내지 약 200 밀리토르의 범위를 허용할 수 있다. 바람직하게, 챔버 압력은 적어도 50 밀리토르일 수 있다. 또한, 다른 종류의 가스가 에천트로서 사용될 수 있지만, 불소계 가스 혼합물이 바람직하다.
임계 지점에 도달하면, NSPP의 과식각 단계 동안 상이한 공정 레시피가 적용될 수 있다. 도 2를 참조하면, 다음 단계 (206) 에서, 실리콘층의 식각은 과식각 단계로 지속될 수 있다. 일 실시형태에 있어서, 과식각 공정은 도 5에 나타낸 바와 같이, 발생할 수도 있는 측면 식각을 제한하기 위해 사용될 수 있다. 과식각 단계 (206) 의 공정 레시피는 메인 식각 단계 (204) 의 공정 레시피와 상이할 수 있다. 일 실시형태에 있어서, 과식각 단계 (206) 는 제2 식각 하위단계 및 패시배이션 하위단계의 2 하위단계를 포함할 수 있다.
다시 도 2를 참조하면, 다음 하위단계 (208) 에서, 제2 식각 하위단계는 소정의 시간 주기 동안 제1 하부 전력 레벨로 실리콘층을 식각하는 단계를 포함할 수 있다. 다음 하위단계 (210) 에서, 패시배이션 하위단계는 소정의 시간 주기 동안 더 낮은 제2 하부 전력 레벨에서 시작할 수 있다. 패시배이션 하위단계 동안, 측벽들 (402, 404) 의 일부 및 수평 표면 (406) 이 패시배이팅될 수 있다.
Figure 112011096050196-pct00011
상기 표 2는 고주파 플라즈마 시스템에서 제2 식각 하위단계 및 패시배이팅 단계의 일부 파라미터들의 일 예를 나타낸다. 일 실시형태에 있어서, 과식각 단계는 2 이상의 공정 레시피를 포함할 수 있다. 일 예에 있어서, 제2 식각 단계는 패시배이션 단계에 의해 채용된 공정 레시피와 상이한 공정 레시피를 채용한다. 메인 식각 단계의 공정 레시피와 유사하게, 과식각 단계의 공정 레시피는 원하는 디바이스 및 기판의 유형에 의존할 수 있다.
제2 식각 단계 및/또는 패시배이션 단계의 공정 레시피는 메인 식각 단계와 유사할 수도 있는 상부 전력 및 챔버 압력을 허용할 수 있다. 또한, 제2 식각 단계 및/또는 패시배이션 단계의 공정 레시피는 일정한 상부 전력을 허용할 수 있다. 일 실시형태에 있어서, 상부 전력의 바람직한 범위는 식각 속도에 따라 변화할 수 있다. 빠른 식각 속도를 원한다면, 상부 전력의 바람직한 범위는 약 800W 내지 약 3000W 일 수 있다. 느린 속도로 식각이 수행된다면, 상부 전력의 보다 바람직한 범위는 약 200W 내지 약 600W 일 수 있다.
그러나, 하부 전력과 가스 혼합물은 상이할 수도 있다. 과식각 단계의 각 주기에서 인가된 하부 전력 레벨을 제어함으로써, 측면 식각 성분이 제어될 수 있고, 이에 따라 실리콘층의 식각 동안 노칭이 실질적으로 감소 또는 제거될 수 있다.
Figure 112011096050196-pct00012
과식각 단계의 공정 레시피는 메인 식각 단계의 공정 레시피보다 훨씬 낮은 하부 전력 범위 (예를 들어, 0W 내지 300W) 를 위해 제공할 수 있다. 하부 전력 레벨을 감소시킴으로써, 식각 속도가 현저하게 감소되어, 잔존하는 실리콘층에 대하여 보다 제어되고 정확한 식각을 허용할 수 있다. 표 3은 제2 식각 하위단계 및 패시배이션 하위단계 동안의 하부 전력 범위의 일부 예들을 나타낸다. 제2 식각 하위단계 동안의 하부 전력의 바람직한 범위는 약 50W 내지 약 300W 일 수 있으며, 약 50W 내지 약 200W 의 하부 전력의 더 바람직한 범위를 가질 수 있다. 또한, 바람직한 범위는 약 0W 내지 약 100W 일 수 있으며, 약 0W 내지 약 50W의 더 바람직한 범위를 가질 수 있다. 통상적으로, 하부 전력이 0W 인 경우 식각은 일어나지 않기 때문에, 패시배이팅 하위단계의 하부 전력 레벨이 0W 만큼 낮을 수도 있음을 주시한다.
Figure 112011096050196-pct00013
상기 표 4는 고주파 플라즈마 시스템의 하부 전력 레벨의 시간 범위의 일부 예들을 나타낸다. 과식각 단계 동안의 시간 범위는 바람직하게 약 1마이크로초와 약 10 초 사이, 더 바람직하게 약 1밀리초와 약 1초 사이, 그리고 바람직하게 약 1초일 수 있다. 제2 식각 하위단계의 시간 범위는 바람직하게 약 1마이크로초와 약 10초 사이, 더 바람직하게 약 1 밀리초와 약 1초 사이, 그리고 바람직하게 약 1초일 수 있다. 패시배이션 하위단계에 있어서, 시간 범위는 바람직하게 약 1 마이크로초와 약 3초 사이, 더 바람직하게 약 1.5 밀리초와 약 1초 사이, 그리고 바람직하게 약 1초에 있을 수 있다.
과식각 단계는 각각의 사이클 동안 상이한 전력 레벨에서 RF 바이어스를 교대시키는 단계를 포함할 수 있다. 각 하위단계의 시간 기간은 듀티 사이클 (duty cycle) 에 따라 변화할 수 있다. 예를 들어, 듀티 사이클이 50% (즉, 50/50) 인 상황을 고려한다. 50% 의 듀티 사이클 (즉, 50/50) 에 의해, 제2 식각 하위단계 및 패시배이션 하위단계가 동일한 시간을 공유할 수 있다. 다른 실시형태에 있어서, 70% 의 듀티 사이클 (즉 70/30) 은 제2 식각 하위단계 (즉, 70%) 가 패시배이션 하위단계 (즉, 30%) 보다 더 길 수 있는 과식각 단계를 지칭한다.
하부 전력 레벨이 고 레벨과 저 레벨 사이를 교대함에 따라, 공정 레시피는 각각의 사이클 동안 변경된 하부 전력 레벨을 허용할 수 있다. 일 예에 있어서, 제1 사이클 동안, 공정 레시피는 패시배이션 단계에서의 전력 레벨이 0W 가 될 것을 요구한다. 다음 사이클에서, 공정 레시피는 패시배이션 단계에서의 전력 레벨이 2W로 증가될 것을 요구할 수도 있다. 공정 레시피의 복잡성은 사용될 플라즈마 처리 시스템의 능력 및 제작될 디바이스의 요건에 의존할 수 있다.
측면 식각 성분 제어를 도울 수 있는 또 다른 인자 (factor) 는 식각 및 패시배이팅 하위단계를 각각 교대하는 동안 사용될 수 있는 가스 혼합물일 수 있다. 상이한 종류의 가스가 에천트로서 사용될 수 있지만, SF6 와 같은 불소계 가스가 염소계 가스와 같은 다른 가스 혼합물보다 실리콘층의 식각을 위하여 보다 우수한 에천트일 수 있다. 패시배이션 하위단계에 있어서, O2와 같은 산소계 가스가 실리콘 측벽의 패시배이션을 허용하기 위해 사용될 수 있다. 일 실시형태에 있어서, 제2 식각 및 패시배이션 하위단계의 양자에, 불소계 가스 및 산소계 가스 화합물의 조합 (예를 들어, SF6, SF6:02, SF6:02, SF6:02:N2, 02, O2:N2 등) 이 사용될 수 있다. 또한, 가스 조합은 제작될 디바이스의 요건에 따라 각 교대 사이클 동안 변경될 수 있다.
다음 단계 (212) 에서, 그 방법은 실리콘층이 완전히 식각되는지 여부를 판단한다. 실리콘층이 완전히 식각되지 않는다면, 그 방법은 단계 (206) 으로 되돌아가서 실리콘층 식각을 지속한다. 제2 식각 하위단계와 패시배이션 하위단계 사이를 교대함으로써, 실리콘층의 잔존 두께는 실질적으로 노칭 발생이 거의 없이 식각될 수 있다. 과식각 단계의 종료는 광학 방출 종점법 (optical emission endpoint method) 을 사용하여 결정될 수 있다. 실리콘층이 완전히 식각된다면, 그 방법은 사후 (post) 실리콘 식각 공정을 지속한다. 도 6은, 일 실시형태에 있어서, NSPP 후 기판의 실리콘층을 나타낸다.
본 발명의 실시형태로부터 알 수 있는 바와 같이, NSPP 는 발생할 수 있는 측면 식각의 효과적인 제어 방법을 제공함으로써, 실리콘 기판의 식각 동안 쉽게 일어날 수 있는 노치들의 크기를 현저하게 축소시킨다. NSPP에 의해, 제조 회사는 측면 식각 성분의 제어를 양보하지 않으면서, 고주파 플라즈마 처리 시스템의 이익을 사용하는 것을 지속할 수 있다. 또한, NSPP 는 하드웨어 변경을 요구하지 않기 때문에 제조 회사들은 제작된 결함성 디바이스들의 개수 감소로부터 획득된 현저한 재정적 이익을 인정할 수 있다.
본 발명은 몇몇 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 포함되는 변경, 치환 및 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 변경 방식이 존재할 수 있음을 주지하여야 한다. 이에 따라, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 포함하는 그러한 변경, 치환 및 등가물 모두를 포함하는 것으로서 의도된다.

Claims (31)

  1. 플라즈마 처리 챔버에서 실리콘층을 갖는 기판을 식각하는 방법으로서,
    상기 플라즈마 처리 챔버는 하부 전극을 갖으며, 상기 기판은 상기 식각 동안 상기 하부 전극 상에 배치되고,
    상기 방법은,
    메인 식각 단계를 수행하는 단계;
    상기 실리콘층으로의 소정의 식각 깊이가 달성될 때 상기 메인 식각 단계를 종료하는 단계로서, 상기 소정의 식각 깊이는 상기 실리콘층 두께의 적어도 70% 인, 상기 메인 식각 단계를 종료하는 단계;
    제1 공정 단계 및 제2 공정 단계를 포함하는 과식각 단계를 수행하는 단계로서, 상기 제1 공정 단계는 상기 하부 전극에 인가되는 제1 하부 전력 레벨을 사용하여 수행되고, 상기 제2 공정 단계는 상기 하부 전극에 인가되고 상기 제1 하부 전력 레벨보다 낮은 제2 하부 전력 레벨을 사용하여 수행되며, 상기 제1 공정 단계 및 상기 제2 공정 단계는 교대로 연속적으로 복수 회 수행되는, 상기 과식각 단계를 수행하는 단계; 및
    상기 실리콘층이 완전히 식각된 후에 상기 과식각 단계를 종료하는 단계를 포함하는, 실리콘층을 갖는 기판의 식각 방법.
  2. 제 1 항에 있어서,
    상기 제1 공정 단계는 제1 공정 레시피를 채용하며, 상기 제1 공정 레시피는상기 제2 공정 단계에 의해 채용된 제2 공정 레시피보다 실리콘 기판으로부터 더 많은 실리콘 재료를 제거하도록 구성되고,
    상기 제1 공정 단계는 식각 하위단계를 나타내고, 상기 제2 공정 단계는 패시배이션 하위단계를 나타내는, 실리콘층을 갖는 기판의 식각 방법.
  3. 제 1 항에 있어서,
    상기 제2 하부 전력 레벨은 0 와트인, 실리콘층을 갖는 기판의 식각 방법.
  4. 제 1 항에 있어서,
    상기 메인 식각 단계는 제3 공정 단계 및 제4 공정 단계를 포함하고,
    상기 제3 공정 단계는 제3 공정 레시피를 채용하며, 상기 제3 공정 레시피는 상기 제4 공정 단계에 의해 채용된 제4 공정 레시피보다 실리콘 기판으로부터 더 많은 실리콘 재료를 제거하도록 구성되는, 실리콘층을 갖는 기판의 식각 방법.
  5. 제 4 항에 있어서,
    상기 제1 공정 단계 및 상기 제2 공정 단계는 제1 가스 혼합물을 채용하고,
    상기 제3 공정 단계 및 상기 제4 공정 단계는 상기 제1 가스 혼합물과 상이한 제2 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  6. 제 1 항에 있어서,
    상기 과식각 단계는 상기 메인 식각 단계 동안 채용된 가스 혼합물과 상이한 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  7. 제 1 항에 있어서,
    상기 메인 식각 단계는 상기 제1 하부 전력 레벨 또는 상기 제2 하부 전력 레벨 중 어느 하나보다 높은 제3 하부 전력 레벨을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  8. 제 1 항에 있어서,
    상기 소정의 식각 깊이는 상기 실리콘층의 상기 두께의 적어도 80% 인, 실리콘층을 갖는 기판의 식각 방법.
  9. 제 1 항에 있어서,
    상기 소정의 식각 깊이는 상기 실리콘층의 상기 두께의 적어도 90% 인, 실리콘층을 갖는 기판의 식각 방법.
  10. 제 1 항에 있어서,
    상기 제1 공정 단계는 상기 제2 공정 단계 동안 채용된 가스 혼합물과 상이 한 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  11. 제 1 항에 있어서,
    상기 제1 공정 단계의 지속 기간은 상기 제2 공정 단계의 지속 기간과 동일한, 실리콘층을 갖는 기판의 식각 방법.
  12. 제 1 항에 있어서,
    상기 제1 공정 단계의 지속 기간은 상기 제2 공정 단계의 지속 기간보다 큰, 실리콘층을 갖는 기판의 식각 방법.
  13. 제 1 항에 있어서,
    상기 제1 공정 단계의 지속 기간은 상기 제2 공정 단계의 지속 기간보다 더 작은, 실리콘층을 갖는 기판의 식각 방법.
  14. 제 1 항에 있어서,
    상기 제1 공정 단계는 1 마이크로초와 10 초 사이에서 지속하고,
    상기 제2 공정 단계는 1 마이크로초와 3초 사이에서 지속하는, 실리콘층을 갖는 기판의 식각 방법.
  15. 제 1 항에 있어서,
    상기 과식각 단계를 종료하는 단계는 광학 방출 종점법 (optical emission endpoint method) 을 사용하여 결정되는, 실리콘층을 갖는 기판의 식각 방법.
  16. 제 5 항에 있어서,
    상기 제3 공정 단계는 상기 제4 공정 단계 동안 채용된 가스 혼합물과 상이한 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  17. 플라즈마 처리 챔버에서 실리콘층을 갖는 기판을 식각하는 방법으로서,
    상기 플라즈마 처리 챔버는 하부 전극을 갖고, 상기 식각 동안 상기 기판은 상기 하부 전극 상에 배치되며,
    상기 방법은,
    메인 식각 단계를 수행하는 단계로서, 상기 메인 식각 단계는 제1 공정 단계 및 제2 공정 단계를 포함하고, 상기 제1 공정 단계는 제1 공정 레시피를 채용하며, 상기 제1 공정 레시피는 상기 제2 공정 단계에 의해 채용된 제2 공정 레시피보다 실리콘 기판으로부터 더 많은 실리콘 재료를 제거하도록 구성되는, 상기 메인 식각 단계를 수행하는 단계;
    상기 실리콘층으로의 소정의 식각 깊이가 달성될 때 상기 메인 식각 단계를 종료하는 단계로서, 상기 소정의 식각 깊이는 상기 실리콘층 두께의 적어도 70% 인, 상기 메인 식각 단계를 종료하는 단계;
    제3 공정 단계 및 제4 공정 단계를 포함하는 과식각 단계를 수행하는 단계로서, 상기 제3 공정 단계는 상기 하부 전극에 인가되는 제1 하부 전력 레벨을 사용하여 수행되고, 상기 제4 공정 단계는 상기 하부 전극에 인가되고 상기 제1 하부 전력 레벨보다 낮은 제2 하부 전력 레벨을 사용하여 수행되며, 상기 제3 공정 단계 및 상기 제4 공정 단계는 교대로 연속적으로 복수 회 수행되는, 상기 과식각 단계를 수행하는 단계; 및
    상기 실리콘층이 완전히 식각된 후에 상기 과식각 단계를 종료하는 단계를 포함하는, 실리콘층을 갖는 기판의 식각 방법.
  18. 제 17 항에 있어서,
    상기 제3 공정 단계는 제3 공정 레시피를 채용하며, 상기 제3 공정 레시피는상기 제4 공정 단계에 의해 채용된 제4 공정 레시피보다 상기 실리콘 기판으로부터 더 많은 실리콘 재료를 제거하도록 구성되는, 실리콘층을 갖는 기판의 식각 방법.
  19. 제 17 항에 있어서,
    상기 제2 하부 전력 레벨은 0 와트인, 실리콘층을 갖는 기판의 식각 방법.
  20. 제 17 항에 있어서,
    상기 제3 공정 단계 및 상기 제4 공정 단계는 제1 가스 혼합물을 채용하고,
    상기 제1 공정 단계 및 상기 제2 공정 단계는 상기 제1 가스 혼합물과 상이한 제2 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  21. 제 17 항에 있어서,
    상기 과식각 단계는 상기 메인 식각 단계 동안 채용된 가스 혼합물과 상이한 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  22. 제 17 항에 있어서,
    상기 메인 식각 단계는 상기 제1 하부 전력 레벨 또는 상기 제2 하부 전력 레벨 중 어느 하나보다 높은 제3 하부 전력 레벨을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  23. 제 17 항에 있어서,
    상기 소정의 식각 깊이는 상기 실리콘층의 상기 두께의 적어도 80% 인, 실리콘층을 갖는 기판의 식각 방법.
  24. 제 17 항에 있어서,
    상기 소정의 식각 깊이는 상기 실리콘층의 상기 두께의 적어도 90% 인, 실리콘층을 갖는 기판의 식각 방법.
  25. 제 17 항에 있어서,
    상기 제3 공정 단계는 상기 제4 공정 단계 동안 채용된 가스 혼합물과 상이한 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
  26. 제 17 항에 있어서,
    상기 제3 공정 단계의 지속 기간은 상기 제4 공정 단계의 지속 기간과 동일한, 실리콘층을 갖는 기판의 식각 방법.
  27. 제 17 항에 있어서,
    상기 제3 공정 단계의 지속 기간은 상기 제4 공정 단계의 지속 기간보다 큰, 실리콘층을 갖는 기판의 식각 방법.
  28. 제 17 항에 있어서,
    상기 제3 공정 단계의 지속 기간은 상기 제4 공정 단계의 지속 기간보다 더 작은, 실리콘층을 갖는 기판의 식각 방법.
  29. 제 17 항에 있어서,
    상기 제3 공정 단계는 1 마이크로초와 10 초 사이에서 지속하고,
    상기 제4 공정 단계는 1 마이크로초와 3초 사이에서 지속하는, 실리콘층을 갖는 기판의 식각 방법.
  30. 제 17 항에 있어서,
    상기 과식각 단계를 종료하는 단계는 광학 방출 종점법 (optical emission endpoint method) 을 사용하여 결정되는, 실리콘층을 갖는 기판의 식각 방법.
  31. 제 17 항에 있어서,
    상기 제1 공정 단계는 상기 제2 공정 단계 동안 채용된 가스 혼합물과 상이한 가스 혼합물을 채용하는, 실리콘층을 갖는 기판의 식각 방법.
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