CN101331092A - 用于等离子处理系统的刻痕停止脉冲工艺 - Google Patents
用于等离子处理系统的刻痕停止脉冲工艺 Download PDFInfo
- Publication number
- CN101331092A CN101331092A CNA2006800474177A CN200680047417A CN101331092A CN 101331092 A CN101331092 A CN 101331092A CN A2006800474177 A CNA2006800474177 A CN A2006800474177A CN 200680047417 A CN200680047417 A CN 200680047417A CN 101331092 A CN101331092 A CN 101331092A
- Authority
- CN
- China
- Prior art keywords
- processing step
- etching
- gaseous mixture
- silicon layer
- bottom power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 196
- 238000012545 processing Methods 0.000 title claims abstract description 143
- 238000005530 etching Methods 0.000 claims abstract description 142
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 93
- 239000010703 silicon Substances 0.000 claims abstract description 93
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000008246 gaseous mixture Substances 0.000 claims description 42
- 239000002210 silicon-based material Substances 0.000 claims description 10
- 238000002161 passivation Methods 0.000 description 28
- 238000007373 indentation Methods 0.000 description 15
- 239000007789 gas Substances 0.000 description 14
- 238000009413 insulation Methods 0.000 description 13
- 230000008021 deposition Effects 0.000 description 11
- 150000003376 silicon Chemical class 0.000 description 8
- 239000003153 chemical reaction reagent Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C25/00—Surface treatment of fibres or filaments made from glass, minerals or slags
- C03C25/66—Chemical treatment, e.g. leaching, acid or alkali treatment
- C03C25/68—Chemical treatment, e.g. leaching, acid or alkali treatment by etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
- H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Plasma & Fusion (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Geochemistry & Mineralogy (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- General Life Sciences & Earth Sciences (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一种用于在等离子处理室中蚀刻具有硅层的基片的方法，该室具有底部电极，在蚀刻过程中基片设置在该底部电极上。该方法包括执行主蚀刻步骤。该方法还包括当蚀刻深度达到预先设定的硅层厚度至少70％时终止该主蚀刻步骤。该方法进一步包括执行过蚀刻步骤。该过蚀刻步骤包括第一工艺步骤和第二工艺步骤。使用施加到底部电极的第一底部功率水平来执行第一工艺步骤。使用施加到底部电极的、比第一底部功率水平低的第二底部功率水平来执行第二工艺步骤。第一工艺和第二工艺步骤交替执行多次。该方法还包括在硅层被蚀刻穿之后终止过蚀刻步骤。
Description
背景技术
等离子处理的发展促进了半导体工业的发展。基片可在一系列操作中处理，在这些操作中沉积或者有选择地去除(蚀刻)材料以在其上形成沟槽、过孔和其他特征。考虑这样一种情况，例如其中，具有绝缘层和硅层的硅基片使用如SF6、NF3和CF4的氟化气体蚀刻。沟槽可在垂直蚀刻入硅层的过程中形成。当到达绝缘层时，蚀刻停止。本领域技术人员知道氟化气体是一种低效的绝缘层蚀刻剂，该绝缘层可以是由有机和/或无机材料形成的介电层。因此，当蚀刻剂达到绝缘层，在沟槽侧壁任意一侧会发生横向蚀刻。
为了便于讨论，图1示出具有刻痕的硅基片的例子。基片100可包括硅基层102。绝缘层104设在硅层106下方，硅层可设置在硬掩模层108下方。为了蚀刻硅层106，可使用氟化气体以形成沟槽110。当到达绝缘层104时，氟化气体会在沟槽110的侧壁蚀刻以产生刻痕(116和118)。
对硅层106的刻痕或者低切是不希望有的，因为其会导致最终产品(如微电子-机械系统(MEMS)器件)的不可靠或者产量下降。在一些例子中，如果刻痕低切太多硅层，会危害到其他器件特征。在一个例子中，刻痕120和122结合在一起以产生穿透124，其会产生有缺陷的器件。
在高频和低频等离子处理系统中都可能发生刻痕。在高频系统中，横向的蚀刻更难以控制，这会产生更多的刻痕。因此，有些制造企业牺牲了一些好处，如高频等离子系统更快的蚀刻，通过返回到低频等离子系统，以便获得对横向蚀刻的控制。
由于硅半导体工业是高度竞争的市场，制造企业正在寻找用于解决刻痕问题的更可行的解决方案。
发明内容
在一个实施方式中，本发明涉及在等离子处理室中，用于蚀刻其上具有硅层的基片的方法。该等离子处理室具有底部电极。在蚀刻过程中，该基片设在该底部电极上。该方法包括执行主蚀刻步骤。该方法还包括当达到对所述硅层的预先设定的蚀刻深度时，终止该主蚀刻步骤。所述预先设定的蚀刻深度是所述硅层厚度的至少70％。该方法进一步包括执行过蚀刻步骤。该过蚀刻步骤包括第一工艺步骤和第二工艺步骤。使用施加到该底部电极的第一底部功率水平来执行该第一工艺步骤。使用施加到该底部电极的、低于该第一底部功率水平的第二底部功率水平来执行该第二工艺步骤。该第一工艺步骤和该第二工艺步骤交替执行多次。该方法还包括在所述硅层被蚀刻穿之后，终止所述过蚀刻步骤。
在另一个实施方式中，本发明涉及，在等离子处理室中，用于蚀刻其上具有硅层的基片的方法。该等离子处理室具有底部电极。在蚀刻过程中，该基片设在该底部电极上。该方法包括执行主蚀刻步骤，该主蚀刻步骤包括第一工艺步骤和第二工艺步骤，该第一工艺步骤使用第一工艺制法，该制法配置为比该第二工艺步骤所使用的第二工艺制法从该硅基片去除更多硅材料。该方法还包括当达到对所述硅层的预先设定的蚀刻深度时，终止该主蚀刻步骤。该预先设定的蚀刻深度是该硅层厚度的至少70％。该方法进一步包括执行过蚀刻步骤。该过蚀刻步骤包括第三工艺步骤和第四工艺步骤。使用施加到该底部电极的第一底部功率水平来执行该第三工艺步骤。还使用施加到该底部电极的、低于该第一底部功率水平的第二底部功率水平来执行该第四工艺步骤。该第三工艺步骤和该第四工艺步骤交替执行多次。该方法还包括在该硅层被蚀刻穿之后，终止该过蚀刻步骤。
本发明的这些和其他特征将在下面的具体描述中结合附图更详细地说明。
附图说明
在附图中，本发明作为示例而不是作为限制来说明，其中类似的参考标号指出相似的元件，其中：
图1示出具有刻痕的硅基片的例子。
图2示出在一个实施方式中，用于刻痕停止脉冲工艺(NSPP)的流程图步骤。
图3示出，在一个实施方式中，在等离子处理系统中处理之前，硅基片示例的简化图。
图4示出，在一个实施方式中，在主蚀刻步骤过程中的基片。
图5示出，在一个实施方式中，过蚀刻工艺如何用来限制可能发生的横向蚀刻。
图6示出，在一个实施方式中，在NSPP之后的基片的硅层。
具体实施方式
现在将根据其如在附图中说明的几个实施方式来具体描述本发明。在下面的描述中，阐述许多具体细节以提供对本发明的彻底理解。然而，对于本领域技术人员，显然，本发明可不利用这些具体细节的一些或者全部而实施。在有的情况下，公知的工艺步骤和/或结构没有说明，以避免不必要的混淆本发明。
下面在这里描述多个实施方式，包括方法和技术。应当记住，本发明还可覆盖包括计算机可读介质的制品，在计算机可读介质上存储用于执行该创新性技术的计算机可读指令。该计算机可读介质包括，例如，半导体，磁，光磁，光或其他形式的用于存储计算机可读代码的计算机可读介质。进一步，本发明还覆盖用于实施本发明的实施方式的设备。这样的设备可包括专用的和/或可编程的电路，以执行关于本发明实施方式的任务。这样的设备包括恰当地编程的通用计算机和/或专用计算装置，以及可包括适用于与本发明实施方式有关的各种任务的计算机/计算设备和专用/可编程电路的组合。
根据本发明的实施方式，提供在等离子处理系统中处理基片以形成半导体的方法。本发明的实施方式提供刻痕停止脉冲工艺(NSPP)，其中可操纵该蚀刻工艺以大大减少横向蚀刻，产生更少的刻痕。
在此，使用高频等离子系统来讨论各种实施。然而，本发明并不限于高频等离子系统，而可应用于其他等离子系统，包括低频等离子系统。正如这里所讨论的，高频指底部RF频率为13.56兆赫或者更高。而且，如这里所讨论的，低频指底部RF频率低于13.56兆赫，更优选地大约50千赫到大约900千赫。
图2示出，在一个实施方式中，刻痕停止脉冲工艺(NSPF)的简单的流程图。图2的讨论涉及图3、4、5和6。NSPP可用来蚀刻硅层或者基片。在第一步骤202，提供具有硅层的基片。该硅层可设置在绝缘层上面。在一个实施方式中，NSPP可包括分两步的工艺：主蚀刻步骤和过蚀刻步骤。图3示出，在一个实施方式中，在等离子处理系统(如LAM 9400 DSiETM系统)中处理之前的硅基片示例的简化图。硅基片300可包括硅基层302、绝缘层304、硅层306和硬掩模308或者抗蚀剂掩模。硅层306(如多晶硅，外延硅和单晶)根据器件的要求具有不同的厚度。可蚀刻形成在绝缘层304之上硅层302中的沟槽以在硅基片302之上形成器件结构。绝缘层304可以是由有机和/或无机材料形成的电介质。因此，可利用绝缘层304来防止基片基层302的不期望的蚀刻。
回头参考图2，在下一个步骤204，可以主蚀刻步骤开始蚀刻硅层。在一个实施方式中，主蚀刻步骤204可包括朝向绝缘层304将硅层306蚀刻至非常接近的深度。并且，主蚀刻步骤204可包括第一工艺制法，以在硅层306相当大的部分上执行基本上垂直的蚀刻。由于硅材料的厚度通常是已知的，所以触发下面的NSPP步骤的门限点可以应用在根据经验确定的深度。主蚀刻步骤204发生的蚀刻可以认为是快速蚀刻。因为可以更快的速率蚀刻硅层306，因此减少对硅层306侧壁的低切。当硅层306更多的百分比以更快的速率蚀刻而不招致刻痕时，产生更快、更一致的蚀刻工艺。在一个实施方式中，测试结果示出快速蚀刻率可应用到该硅层上部的约90％。刻痕是确定硅层剩余厚度时主要考虑的因素。
图4示出，在一个实施方式中，主蚀刻步骤204过程中的基片。主蚀刻步骤204可包括任何数目的中间步骤。在一个实施方式中，主蚀刻步骤204可以是交替的沉积步骤和蚀刻工艺，沉积步骤作为第一步骤，跟着是蚀刻步骤。为了允许发生钝化和蚀刻，可改变该气体混合物。在该第一蚀刻步骤中，可使用基于氟化的气体。在该沉积步骤中，可使用聚合物形成气体，从而允许侧壁钝化。考虑这种情况，例如其中硅层的垂直蚀刻可能在第一蚀刻步骤过程中使用基于氟化的气体(如SF6)而发生。在沉积步骤中，侧壁部分(402和404)和水平表面406可使用聚合物形成气体(如C4F8)来钝化。这两个步骤可交替进行，该第一蚀刻步骤的去除速率大于该沉积步骤的钝化速率，直到达到门限点(例如，在一个实施方式中，大约剩余10％的硅层)。在一个实施方式中，在主蚀刻步骤过程中，可以使用超过一种工艺制法。依赖于所产生器件的要求，在主蚀刻步骤中可能需要多种工艺制法。
表1：主蚀刻步骤参数的示例
| 参数 | 沉积步骤期间 | 蚀刻步骤期间 |
| 顶部功率 | 100W-5000W | 100W-5000W |
| 底部功率 | 1W-500W | 1W-500W |
| 室压力 | 5毫托-200毫托 | 5毫托-200毫托 |
| 气体混合物 | C4F8 | SF6 |
上面的表1示出用于高频等离子系统的该蚀刻步骤和该沉积步骤的一些参数的示例。在一个实施方式中，该主蚀刻步骤可包括超过一种的工艺制法。在一个例子中，该第一蚀刻步骤应用的工艺制法可不同于该沉积步骤所应用的工艺制法。注意，用于该主蚀刻步骤的工艺制法依赖于基片的类型以及所采用的等离子处理系统。
在一个例子中，用于该第一蚀刻步骤和/或该沉积步骤的工艺制法允许顶部功率在大约100W和大约5000W之间。优选的范围是接近400W至大约3000W。本领域的技术人员知道顶部功率通常用作产生等离子的功率源。并且，用于该蚀刻步骤和/或该沉积步骤的工艺制法可提供底部功率，其可用来操控离子。底部功率可在大约1W到大约500W之间选择。在一个高频等离子系统中，优选的范围是大约1W到大约300W。在一些实施方式中，在低频等离子系统中，优选的范围可以加倍。对于室压力，该蚀刻步骤和/或该沉积步骤的工艺制法可允许的范围为大约5毫托到大约200毫托。优选地，室压力至少为50毫托。进一步，尽管可采用不同的气体作为蚀刻剂，但是优选地是基于氟化的气体混合物。
一旦达到门限点，可在NSPP的过蚀刻步骤应用与之前不同的工艺制法。回头参考图2，在接下来的步骤206，可利用过蚀刻步骤继续蚀刻硅层。在一个实施方式中，过蚀刻工艺可用来限制可能发生的横向蚀刻，如图5所示。用于过蚀刻步骤206的工艺制法可不同于主蚀刻步骤204中的工艺制法。在一个实施方式中，过蚀刻步骤206可包括两个子步骤：第二蚀刻子步骤和钝化子步骤。
回头参考图2，在接着的子步骤208，第二蚀刻子步骤可包括以第一底部功率水平对该硅层蚀刻预先确定的时间周期。在子步骤210，钝化子步骤可以较低的第二底部功率水平开始，持续预先确定的时间周期。该钝化子步骤过程中，钝化侧壁部分(402和404)和水平表面406。
表2：过蚀刻步骤参数的例子
| 参数 | 第二蚀刻子步骤期间 | 钝化子步骤期间 |
| 顶部功率 | 100W-5000W | 100W-5000W |
| 底部功率 | 1W-500W | 1W-500W |
| 室压力 | 5毫托-200毫托 | 5毫托-200毫托 |
| 气体混合物 | SF6/O2/N2/Ar | SF6/O2/N2/Ar |
上面的表2示出用于高频等离子系统中的该第二蚀刻子步骤和该钝化步骤的一些参数的例子。在一个实施方式中，该过蚀刻步骤可包括超过一种的工艺制法。在一个实施例中，该第二蚀刻步骤采用的工艺制法不同于该钝化步骤采用的工艺制法。与用于该主蚀刻步骤的工艺制法类似，用于该过蚀刻步骤的工艺制法可依赖于所期望的基片以及器件的类型。
用于该第二蚀刻步骤和/或该钝化步骤的工艺制法可允许与主蚀刻步骤类似的顶部功率和室压力。并且，用于该第二蚀刻步骤和/或该钝化步骤的工艺制法可允许顶部功率恒定。在一个实施方式中，顶部功率优选的范围可根据蚀刻速率而变化。如果需要快速蚀刻速率，顶部功率的优选范围可在大约800W到大约3000W。如果在较低的速率执行蚀刻，那么顶部功率的优选范围可在大约200W到大约600W。
然而，底部功率和气体混合物可以不同。通过控制过蚀刻步骤中每个时期所应用的底部功率水平，可以控制该横向蚀刻成份；因此，在该硅层的蚀刻过程中，可以大大减少或者消除刻痕。
表3：过蚀刻步骤过程中用于底部功率水平的功率范围
| 参数 | 第二蚀刻子步骤期间 | 钝化子步骤期间 |
| 优选范围 | 50W-300W | 0W-100W |
| 更优选范围 | 50W-200W | 0W-50W |
用于该过蚀刻步骤的工艺制法可提供比主蚀刻步骤低得多的底部功率范围(例如，0W到300W)。通过降低该底部功率水平，蚀刻速率可显著减小以允许对剩余硅层更加可控和精确地蚀刻。表3示出第二蚀刻子步骤和该钝化子步骤过程中底部功率范围的一些例子。该第二蚀刻子步骤过程中，底部功率的优选范围可在大约50W到大约300W，而底部功率更优选的范围是大约50W到大约200W。类似地，优选范围可以是大约0W到大约100W，而更优选地范围是大约0W到大约50W。注意，该钝化子步骤的底部功率水平可以低到0W，因为当底部功率为0W时通常不发生蚀刻。
表4：底部功率水平的时间范围
| 参数 | 过蚀刻步骤 | 第二蚀刻子步骤 | 钝化子步骤 |
| 优选范围 | 1微秒-10秒 | 1微秒-10秒 | 1微秒-3秒 |
| 更优选范围 | 1毫秒-1秒 | 1毫秒-1秒 | 1.5毫秒-1秒 |
| At | 1秒 | 1秒 | 1秒 |
| 占空比 | 1％-99％ | 1％-99％ | 1％-99％ |
上面的表4示出用于高频等离子系统的底部功率水平的时间范围的例子。该过蚀刻步骤过程中的时间范围可优选地在大约1微秒和大约10秒，更优选地在大约1毫秒和大约1秒，以及优选地在大约1秒。该第二蚀刻子步骤的时间范围优选地在大约1微秒和大约10秒之间，更优选地在大约1毫秒和大约1秒之间，以及优选地在大约1秒。在该钝化子步骤中，时间范围优选地在大约1微秒和大约3秒之间，更优选在大约1.5毫秒和大约1秒之间，以及优选地在大约1秒。
过蚀刻步骤可包括在每个循环过程中在不同功率水平交替RF偏置。每个子步骤的持续时间可根据占空比而变化。考虑这种情况，其中，例如，该占空比是50％(即，50/50)。利用50％的占空比(即，50/50)，该第二蚀刻子步骤和该钝化子步骤可共享相同的时间。在另一个例子中，70％的占空比(即，70/30)指的是过蚀刻步骤中，该第二蚀刻子步骤(即，70％)比该钝化子步骤(即，30％)长。
因为底部功率水平在较高的水平和较低的水平之间交替，工艺制法可考虑到底部功率水平在每个循环期间是变化的。在一个例子中，在第一个循环过程中，该工艺制法要求钝化步骤的功率水平为0W。在接着的循环中，该工艺制法可能要求在钝化步骤的功率水平增加到2W。工艺制法的复杂性依赖于所产生的器件的要求和所采用的等离子处理系统的能力。
另一个可以帮助控制横向蚀刻成份的因素是可能在每个交替的蚀刻和钝化子步骤过程中采用的该气体混合物。尽管可以使用不同类型的气体作为蚀刻剂，基于氟化的气体(如SF6)是比其他如基于氯的气体混合物更优先的用于蚀刻硅层的蚀刻剂。在该钝化子步骤中，基于氧的气体(如O2)可用来钝化硅侧壁。在一个实施方式中，在该第二蚀刻和钝化子步骤两者中，可使用基于氟化和氧的气体化合物的组合(例如，SF6，SF6∶O2，SF6∶O2，SF6∶O2∶N2，O2，O2等)。另外，在每个交替的循环中，依赖于所产生的器件的要求，气体组合是变化的。
在接着的步骤212中，该方法确定硅层是否被完全蚀刻。如果硅层没有完全蚀刻，该方法返回步骤206以继续蚀刻硅层。通过交替该第二蚀刻子步骤和该钝化子步骤，可以蚀刻该硅层剩余的厚度而基本上没有刻痕发生。可使用光发射终端方法(optical emissionendpoint method)确定终止该过蚀刻步骤。如果该硅层完全蚀刻，该方法继续后硅蚀刻处理。图6示出，在一个实施方式中，在NSPP之后基片的硅层。
正如从本发明的实施方式可以认识到，NSPP提供了控制可能发生的横向蚀刻的有效的方法，由此大大缩减了往往在硅基片蚀刻过程中发生的刻痕的尺寸。凭借NSPP，制造企业可继续利用高频等离子处理系统的益处，而不危害对横向蚀刻的控制。进一步，因为NSPP不需要改变硬件，制造企业会体会到由产生的有缺陷的器件数量的减少所获得的显著的经济效益。
尽管本发明依照多个实施方式描述，但是存在落入本发明范围内的改变、置换和等同物。还应当注意，有许多实现本发明方法和设备的可选方式。所以，其意图是下面所附的权利要求解释为包括所有这样的落入本发明主旨和范围内的改变、置换和等同方式。
权利要求书(按照条约第19条的修改)
1.在等离子处理室中，用于蚀刻其上具有硅层的基片的方法，所述等离子处理室具有底部电极，在所述蚀刻过程中，所述基片设在所述底部电极上，该方法包括：
执行主蚀刻步骤；
当达到对所述硅层的预先设定的蚀刻深度时，终止所述主蚀刻步骤，所述预先设定的蚀刻深度是所述硅层厚度的至少70％；
执行过蚀刻步骤，所述过蚀刻步骤包括第一工艺步骤和第二工艺步骤，使用施加到所述底部电极的第一底部功率水平来执行所述第一工艺步骤，使用施加到所述底部电极的、低于所述第一底部功率水平的第二底部功率水平来执行所述第二工艺步骤，其中所述第一工艺步骤和所述第二工艺步骤交替并且连贯地执行多次；以及
在所述硅层被蚀刻穿之后，终止所述过蚀刻步骤。
2.根据权利要求1所述的方法，其中所述第一工艺步骤使用第一工艺制法，该制法配置为比所述第二工艺步骤所使用的第二工艺制法从所述硅基片上去除更多的硅材料，所述第一工艺步骤表示蚀刻子步骤，所述第二工艺步骤表示钝化子步骤。
3.根据权利要求1所述的方法，其中所述第二底部功率水平基本上为零瓦特。
4.根据权利要求1所述的方法，其中所述主蚀刻步骤包括第三工艺步骤和第四工艺步骤，所述第三工艺步骤使用第三工艺制法，该制法配置为比所述第四工艺步骤所使用的第四工艺制法从所述硅基片上去除更多的硅材料。
5.根据权利要求4所述的方法，其中所述第一工艺步骤和所述第二工艺步骤使用第一气体混合物，所述第三工艺步骤和所述第四工艺步骤使用不同于所述第一气体混合物的第二气体混合物。
6.根据权利要求1所述的方法，其中所述过蚀刻步骤使用的气体混合物不同于所述主蚀刻步骤过程中使用的气体混合物。
7.根据权利要求1所述的方法，其中所述主蚀刻步骤使用第三底部功率水平，其高于所述第一底部功率水平或者所述第二底部功率水平的任一个。
8.根据权利要求1所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少80％。
9.根据权利要求1所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少90％。
10.根据权利要求1所述的方法，其中，所述第一工艺步骤使用的气体混合物不同于所述第二工艺步骤过程中使用的气体混合物。
11.根据权利要求1所述的方法，其中所述第一工艺步骤的持续时间基本上与所述第二工艺步骤的持续时间相同。
12.根据权利要求1所述的方法，其中所述第一工艺步骤的持续时间大于所述第二工艺步骤的持续时间。
13.根据权利要求1所述的方法，其中所述第一工艺步骤的持续时间小于所述第二工艺步骤的持续时间。
14.根据权利要求1所述的方法，其中所述第一工艺步骤持续大约1微秒到大约10秒，所述第二工艺步骤持续大约1微秒到大约3秒。
15.根据权利要求1所述的方法，其中所述终止所述过蚀刻步骤通过光发射终端方法来确定。
16.根据权利要求5所述的方法，其中所述第三工艺步骤所使用的气体混合物不同于所述第四工艺步骤过程中使用的气体混合物。
17.在等离子处理室中，用于蚀刻其上具有硅层的基片的方法，所述等离子处理室具有底部电极，在所述蚀刻过程中所述基片设在所述底部电极上，该方法包括：
执行主蚀刻步骤，所述主蚀刻步骤包括第一工艺步骤和第二工艺步骤，所述第一工艺步骤使用第一工艺制法，该制法配置为比所述第二工艺步骤所使用的第二工艺制法从所述硅基片去除更多硅材料；
当达到对所述硅层的预先设定的蚀刻深度时，终止所述主蚀刻步骤，所述预先设定的蚀刻深度是所述硅层厚度的至少70％；
执行过蚀刻步骤，所述过蚀刻步骤包括第三工艺步骤和第四工艺步骤，使用施加到所述底部电极的第一底部功率水平来执行所述第三工艺步骤，使用施加到所述底部电极的、低于所述第一底部功率水平的第二底部功率水平来执行所述第四工艺步骤，其中所述第三工艺步骤和所述第四工艺步骤交替并且连贯地执行多次；以及
在所述硅层被蚀刻穿之后，终止所述过蚀刻步骤。
18.根据权利要求17所述的方法，其中所述第三工艺步骤使用第三工艺制法，该制法配置为比所述第四工艺步骤所使用的第四工艺制法从所述硅基片上去除更多的硅材料。
19.根据权利要求17所述的方法，其中所述第二底部功率水平基本上为零瓦特.
20.根据权利要求17所述的方法，其中所述第三工艺步骤和所述第四工艺步骤使用第一气体混合物，所述第一工艺步骤和所述第二工艺步骤使用不同于所述第一气体混合物的第二气体混合物。
21.根据权利要求17所述的方法，其中所述过蚀刻步骤使用的气体混合物不同于所述主蚀刻步骤过程中使用的气体混合物。
22.根据权利要求17所述的方法，其中所述主蚀刻步骤使用第三底部功率水平，其高于所述第一底部功率水平或者所述第二底部功率水平的任一个。
23.根据权利要求17所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少80％。
24.根据权利要求17所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少90％。
25.根据权利要求17所述的方法，其中所述第三工艺步骤所使用气体混合物不同于所述第四工艺步骤过程中使用的气体混合物。
26.根据权利要求17所述的方法，其中所述第三工艺步骤的持续时间基本上与所述第四工艺步骤的持续时间相同。
27.根据权利要求17所述的方法，其中所述第三工艺步骤的持续时间大于所述第四工艺步骤的持续时间。
28.根据权利要求17所述的方法，其中所述第三工艺步骤的持续时间小于所述第四工艺步骤的持续时间。
29.根据权利要求17所述的方法，其中所述第三工艺步骤持续大约1微秒到大约10秒，所述第四工艺步骤持续大约1微秒到大约3秒。
30.根据权利要求17所述的方法，其中所述终止所述过蚀刻步骤通过光发射终端方法来确定。
31.根据权利要求17所述的方法，其中所述第一工艺步骤使用的气体混合物不同于所述第二工艺步骤过程中使用的气体混合物。
Claims (31)
1.在等离子处理室中，用于蚀刻其上具有硅层的基片的方法，所述等离子处理室具有底部电极，在所述蚀刻过程中，所述基片设在所述底部电极上，该方法包括：
执行主蚀刻步骤；
当达到对所述硅层的预先设定的蚀刻深度时，终止所述主蚀刻步骤，所述预先设定的蚀刻深度是所述硅层厚度的至少70％；
执行过蚀刻步骤，所述过蚀刻步骤包括第一工艺步骤和第二工艺步骤，使用施加到所述底部电极的第一底部功率水平来执行所述第一工艺步骤，使用施加到所述底部电极的、低于所述第一底部功率水平的第二底部功率水平来执行所述第二工艺步骤，其中所述第一工艺步骤和所述第二工艺步骤交替执行多次；以及
在所述硅层被蚀刻穿之后，终止所述过蚀刻步骤。
2.根据权利要求1所述的方法，其中所述第一工艺步骤使用第一工艺制法，该制法配置为比所述第二工艺步骤所使用的第二工艺制法从所述硅基片上去除更多的硅材料。
3.根据权利要求1所述的方法，其中所述第二底部功率水平基本上为零瓦特。
4.根据权利要求1所述的方法，其中所述主蚀刻步骤包括第三工艺步骤和第四工艺步骤，所述第三工艺步骤使用第三工艺制法，该制法配置为比所述第四工艺步骤所使用的第四工艺制法从所述硅基片上去除更多的硅材料。
5.根据权利要求4所述的方法，其中所述第一工艺步骤和所述第二工艺步骤使用第一气体混合物，所述第三工艺步骤和所述第四工艺步骤使用不同于所述第一气体混合物的第二气体混合物。
6.根据权利要求1所述的方法，其中所述过蚀刻步骤使用的气体混合物不同于所述主蚀刻步骤过程中使用的气体混合物。
7.根据权利要求1所述的方法，其中所述主蚀刻步骤使用第三底部功率水平，其高于所述第一底部功率水平或者所述第二底部功率水平的任一个。
8.根据权利要求1所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少80％。
9.根据权利要求1所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少90％。
10.根据权利要求1所述的方法，其中，所述第一工艺步骤使用的气体混合物不同于所述第二工艺步骤过程中使用的气体混合物。
11.根据权利要求1所述的方法，其中所述第一工艺步骤的持续时间基本上与所述第二工艺步骤的持续时间相同。
12.根据权利要求1所述的方法，其中所述第一工艺步骤的持续时间大于所述第二工艺步骤的持续时间。
13.根据权利要求1所述的方法，其中所述第一工艺步骤的持续时间小于所述第二工艺步骤的持续时间。
14.根据权利要求1所述的方法，其中所述第一工艺步骤持续大约1微秒到大约10秒，所述第二工艺步骤持续大约1微秒到大约3秒。
15.根据权利要求1所述的方法，其中所述终止所述过蚀刻步骤通过光发射终端方法来确定。
16.根据权利要求5所述的方法，其中所述第三工艺步骤所使用的气体混合物不同于所述第四工艺步骤过程中使用的气体混合物。
17.在等离子处理室中，用于蚀刻其上具有硅层的基片的方法，所述等离子处理室具有底部电极，在所述蚀刻过程中所述基片设在所述底部电极上，该方法包括：
执行主蚀刻步骤，所述主蚀刻步骤包括第一工艺步骤和第二工艺步骤，所述第一工艺步骤使用第一工艺制法，该制法配置为比所述第二工艺步骤所使用的第二工艺制法从所述硅基片去除更多硅材料；
当达到对所述硅层的预先设定的蚀刻深度时，终止所述主蚀刻步骤，所述预先设定的蚀刻深度是所述硅层厚度的至少70％；
执行过蚀刻步骤，所述过蚀刻步骤包括第三工艺步骤和第四工艺步骤，使用施加到所述底部电极的第一底部功率水平来执行所述第三工艺步骤，使用施加到所述底部电极的、低于所述第一底部功率水平的第二底部功率水平来执行所述第四工艺步骤，其中所述第三工艺步骤和所述第四工艺步骤交替执行多次；以及
在所述硅层被蚀刻穿之后，终止所述过蚀刻步骤。
18.根据权利要求17所述的方法，其中所述第三工艺步骤使用第三工艺制法，该制法配置为比所述第四工艺步骤所使用的第四工艺制法从所述硅基片上去除更多的硅材料。
19.根据权利要求17所述的方法，其中所述第二底部功率水平基本上为零瓦特.
20.根据权利要求17所述的方法，其中所述第三工艺步骤和所述第四工艺步骤使用第一气体混合物，所述第一工艺步骤和所述第二工艺步骤使用不同于所述第一气体混合物的第二气体混合物。
21.根据权利要求17所述的方法，其中所述过蚀刻步骤使用的气体混合物不同于所述主蚀刻步骤过程中使用的气体混合物。
22.根据权利要求17所述的方法，其中所述主蚀刻步骤使用第三底部功率水平，其高于所述第一底部功率水平或者所述第二底部功率水平的任一个。
23.根据权利要求17所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少80％。
24.根据权利要求17所述的方法，其中所述预先设定的蚀刻深度是所述硅层厚度的至少90％。
25.根据权利要求17所述的方法，其中所述第三工艺步骤所使用的气体混合物不同于所述第四工艺步骤过程中使用的气体混合物。
26.根据权利要求17所述的方法，其中所述第三工艺步骤的持续时间基本上与所述第四工艺步骤的持续时间相同。
27.根据权利要求17所述的方法，其中所述第三工艺步骤的持续时间大于所述第四工艺步骤的持续时间。
28.根据权利要求17所述的方法，其中所述第三工艺步骤的持续时间小于所述第四工艺步骤的持续时间。
29.根据权利要求17所述的方法，其中所述第三工艺步骤持续大约1微秒到大约10秒，所述第四工艺步骤持续大约1微秒到大约3秒。
30.根据权利要求17所述的方法，其中所述终止所述过蚀刻步骤通过光发射终端方法来确定。
31.根据权利要求17所述的方法，其中所述第一工艺步骤使用的气体混合物不同于所述第二工艺步骤过程中使用的气体混合物。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/305,440 US7985688B2 (en) | 2005-12-16 | 2005-12-16 | Notch stop pulsing process for plasma processing system |
| US11/305,440 | 2005-12-16 | ||
| PCT/US2006/061705 WO2007081624A2 (en) | 2005-12-16 | 2006-12-06 | Notch stop pulsing process for plasma processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101331092A true CN101331092A (zh) | 2008-12-24 |
| CN101331092B CN101331092B (zh) | 2012-11-21 |
Family
ID=38174210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800474177A Active CN101331092B (zh) | 2005-12-16 | 2006-12-06 | 用于等离子处理系统的刻痕停止脉冲工艺 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7985688B2 (zh) |
| KR (1) | KR101337832B1 (zh) |
| CN (1) | CN101331092B (zh) |
| MY (1) | MY149338A (zh) |
| TW (1) | TWI389865B (zh) |
| WO (1) | WO2007081624A2 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102484066A (zh) * | 2010-01-26 | 2012-05-30 | 株式会社爱发科 | 干式蚀刻法 |
| CN107452611A (zh) * | 2016-05-20 | 2017-12-08 | Spts科技有限公司 | 用于等离子体蚀刻工件的方法及装置 |
| CN113223955A (zh) * | 2021-05-08 | 2021-08-06 | 长鑫存储技术有限公司 | 自动补蚀刻方法和装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7351664B2 (en) * | 2006-05-30 | 2008-04-01 | Lam Research Corporation | Methods for minimizing mask undercuts and notches for plasma processing system |
| KR100886641B1 (ko) * | 2006-09-29 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US9105705B2 (en) * | 2011-03-14 | 2015-08-11 | Plasma-Therm Llc | Method and apparatus for plasma dicing a semi-conductor wafer |
| CN103898613B (zh) * | 2012-12-24 | 2017-07-07 | 中微半导体设备(上海)有限公司 | 等离子体刻蚀方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020052111A1 (en) * | 1999-07-23 | 2002-05-02 | Alex Paterson | Method for providing pulsed plasma during a portion of a semiconductor wafer process |
| CN1522465A (zh) * | 2001-03-30 | 2004-08-18 | 兰姆研究公司 | 碳化硅的等离子体刻蚀 |
| US20050032386A1 (en) * | 2003-08-04 | 2005-02-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etching and plasma treatment process to improve a gate profile |
| US20050205862A1 (en) * | 2004-03-17 | 2005-09-22 | Lam Research Corporation | Dual doped polysilicon and silicon germanium etch |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188704A (en) | 1989-10-20 | 1993-02-23 | International Business Machines Corporation | Selective silicon nitride plasma etching |
| US6500314B1 (en) | 1996-07-03 | 2002-12-31 | Tegal Corporation | Plasma etch reactor and method |
| US6187685B1 (en) | 1997-08-01 | 2001-02-13 | Surface Technology Systems Limited | Method and apparatus for etching a substrate |
| US6191043B1 (en) * | 1999-04-20 | 2001-02-20 | Lam Research Corporation | Mechanism for etching a silicon layer in a plasma processing chamber to form deep openings |
| DE19933841A1 (de) | 1999-07-20 | 2001-02-01 | Bosch Gmbh Robert | Vorrichtung und Verfahren zum Ätzen eines Substrates mittels eines induktiv gekoppelten Plasmas |
| DE19957169A1 (de) | 1999-11-27 | 2001-06-13 | Bosch Gmbh Robert | Plasmaätzverfahren mit gepulster Substratelektrodenleistung |
| JP2001237218A (ja) | 2000-02-21 | 2001-08-31 | Nec Corp | 半導体装置の製造方法 |
| US20030003748A1 (en) | 2001-05-24 | 2003-01-02 | Anisul Khan | Method of eliminating notching when anisotropically etching small linewidth openings in silicon on insulator |
| US6905626B2 (en) | 2002-07-24 | 2005-06-14 | Unaxis Usa Inc. | Notch-free etching of high aspect SOI structures using alternating deposition and etching and pulsed plasma |
| US7361599B2 (en) | 2002-09-03 | 2008-04-22 | Texas Instruments Incorporated | Integrated circuit and method |
| US6905737B2 (en) | 2002-10-11 | 2005-06-14 | Applied Materials, Inc. | Method of delivering activated species for rapid cyclical deposition |
| US20040077178A1 (en) * | 2002-10-17 | 2004-04-22 | Applied Materials, Inc. | Method for laterally etching a semiconductor structure |
| US7368392B2 (en) | 2003-07-10 | 2008-05-06 | Applied Materials, Inc. | Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode |
| US7351664B2 (en) | 2006-05-30 | 2008-04-01 | Lam Research Corporation | Methods for minimizing mask undercuts and notches for plasma processing system |
-
2005
- 2005-12-16 US US11/305,440 patent/US7985688B2/en active Active
-
2006
- 2006-12-06 CN CN2006800474177A patent/CN101331092B/zh active Active
- 2006-12-06 MY MYPI20082135A patent/MY149338A/en unknown
- 2006-12-06 KR KR1020087017365A patent/KR101337832B1/ko active IP Right Grant
- 2006-12-06 WO PCT/US2006/061705 patent/WO2007081624A2/en active Application Filing
- 2006-12-08 TW TW095146035A patent/TWI389865B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020052111A1 (en) * | 1999-07-23 | 2002-05-02 | Alex Paterson | Method for providing pulsed plasma during a portion of a semiconductor wafer process |
| CN1522465A (zh) * | 2001-03-30 | 2004-08-18 | 兰姆研究公司 | 碳化硅的等离子体刻蚀 |
| US20050032386A1 (en) * | 2003-08-04 | 2005-02-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etching and plasma treatment process to improve a gate profile |
| US20050205862A1 (en) * | 2004-03-17 | 2005-09-22 | Lam Research Corporation | Dual doped polysilicon and silicon germanium etch |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102484066A (zh) * | 2010-01-26 | 2012-05-30 | 株式会社爱发科 | 干式蚀刻法 |
| CN107452611A (zh) * | 2016-05-20 | 2017-12-08 | Spts科技有限公司 | 用于等离子体蚀刻工件的方法及装置 |
| CN107452611B (zh) * | 2016-05-20 | 2023-02-28 | Spts科技有限公司 | 用于等离子体蚀刻工件的方法及装置 |
| CN113223955A (zh) * | 2021-05-08 | 2021-08-06 | 长鑫存储技术有限公司 | 自动补蚀刻方法和装置 |
| CN113223955B (zh) * | 2021-05-08 | 2022-05-27 | 长鑫存储技术有限公司 | 自动补蚀刻方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101331092B (zh) | 2012-11-21 |
| WO2007081624A3 (en) | 2007-11-01 |
| US20070141847A1 (en) | 2007-06-21 |
| KR101337832B1 (ko) | 2013-12-06 |
| US7985688B2 (en) | 2011-07-26 |
| WO2007081624A2 (en) | 2007-07-19 |
| KR20080083160A (ko) | 2008-09-16 |
| WO2007081624B1 (en) | 2007-12-27 |
| MY149338A (en) | 2013-08-30 |
| TW200738577A (en) | 2007-10-16 |
| TWI389865B (zh) | 2013-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101461072B (zh) | 用于等离子处理系统的最小化掩模的底切及刻痕的方法 | |
| CN101331092B (zh) | 用于等离子处理系统的刻痕停止脉冲工艺 | |
| KR102038174B1 (ko) | 반도체 장치의 제조 방법 | |
| US9287124B2 (en) | Method of etching a boron doped carbon hardmask | |
| KR970000417B1 (ko) | 드라이 에칭방법 및 드라이 에칭장치 | |
| US6660127B2 (en) | Apparatus for plasma etching at a constant etch rate | |
| CN107924837A (zh) | 干式蚀刻方法 | |
| KR20180051663A (ko) | 원자 레벨 레졸루션 및 플라즈마 프로세싱 제어를 위한 방법들 | |
| KR101835683B1 (ko) | 다층막을 에칭하는 방법 | |
| KR20150072342A (ko) | 반도체 장치의 제조 방법 | |
| WO2001047005A1 (en) | Metal mask etching of silicon | |
| TW202025290A (zh) | 乾式蝕刻方法 | |
| TW201324611A (zh) | 利用脈衝偏壓之蝕刻 | |
| KR20160134537A (ko) | 에칭 방법 | |
| CN106504982B (zh) | 一种基片的刻蚀方法 | |
| CN103413779B (zh) | 硅通孔刻蚀方法 | |
| JP7449419B2 (ja) | 希ガスによる極低温原子層エッチング | |
| JP2016207753A (ja) | プラズマエッチング方法 | |
| CN103700622A (zh) | 硅通孔的形成方法 | |
| JP2007141918A (ja) | ドライエッチング方法 | |
| CN104637808B (zh) | 一种解决底切问题的刻蚀方法 | |
| CN108701613A (zh) | 等离子体蚀刻方法 | |
| TW201830522A (zh) | 有機層蝕刻中垂直輪廓之產生方法 | |
| CN105712291A (zh) | 斜槽刻蚀方法 | |
| JP2004039777A (ja) | プラズマ処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |