KR101116588B1 - 플라즈마 프로세싱 시스템에서의 선택도 제어 - Google Patents

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Abstract

플라즈마 프로세싱 시스템에서, 반도체 기판상의 소정의 레이어를 관통하여 피쳐를 에칭하는 방법이 개시된다. 그 방법은, 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버에 기판을 배치하는 단계를 포함한다. 또한, 방법은, 플라즈마 프로세싱 챔버로 에천트 가스 혼합물을 유입하는 단계를 포함하며, 그 에천트 가스 혼합물은 소정의 레이어를 에칭하도록 구성된다. 또한, 방법은 에천트 소스 가스로부터 플라즈마를 스트라이킹하는 단계를 포함한다. 또한, 방법은, 바이어스 RF 신호를 기판에 인가하면서, 소정의 레이어를 적어도 부분적으로 관통하여 피쳐를 에칭하는 단계를 포함한다. 바이어스 RF 신호는, 에칭 피쳐가, 소정의 선택도 임계값보다 더 높은 기판의 제 2 레이어에 대한 에칭 선택도로 에칭되게 하도록 구성, 또는, 바이어스 RF 주파수에서, 피쳐가, 소정의 에칭률 파라미터 및 에칭 프로파일 파라미터에 따라 에칭되게 하도록 구성된 바이어스 RF 전력 컴포넌트 및 약 27㎒ 와 약 75㎒ 사이의 바이어스 RF 주파수를 갖는다.
플라즈마 프로세싱 시스템, 바이어스 RF 주파수, 바이어스 RF 신호

Description

플라즈마 프로세싱 시스템에서의 선택도 제어{SELECTIVITY CONTROL IN A PLASMA PROCESSING SYSTEM}
발명의 배경
본 발명은 일반적으로 기판 제조 기술에 관한 것으로, 더 상세하게는, 플라즈마 프로세싱 시스템에서 이온 에너지 제어의 최적화를 위한 방법 및 장치에 관한 것이다.
예를 들어, 평판 (flat panel) 디스플레이 제조시에 사용되는 것과 같은 반도체 웨이퍼 또는 유리 패널과 같은 기판의 프로세싱에서, 종종 플라즈마가 채용된다. 기판의 프로세싱 (화학 기상 증착, 플라즈마 강화형 화학 기상 증착 (plasma enhanced chemical vapor deposition), 물리 기상 증착, 등) 의 일부로서, 예를 들어, 기판은 복수의 다이 (die), 또는 직사각형 영역으로 분리되며, 그들 각각은 집적 회로가 된다. 그 후, 기판은, 전기 컴포넌트를 형성하기 위해, 재료들이 선택적으로 제거 (에칭) 되고 증착 (증착) 되는 일련의 단계로 프로세싱된다.
집적 회로는, 기판상의 유전체 레이어상에 도전성 패턴을 형성함으로써, 순차적으로 형성된다. 예시적인 플라즈마 프로세스에서, 기판은, 에칭 이전에 경화된 에멀전 (hardened emulsion; 즉, 포토레지스트 마스크와 같은) 의 박막으로 코팅된다. 그 후, 경화된 에멀전의 영역은 선택적으로 제거되며, 하부 레이어의 일부가 노출되게 한다. 그 후, 기판은, 척 (chuck) 이라 지칭되는 모노-폴라 또는 바이-폴라 전극을 포함하는 기판 지지 구조상의 플라즈마 프로세싱 챔버에 위치된다. 그 후, (예를 들어, C4F8, C4F6, CHF3, CH2F3, CF4, CH3F, C2F4, N2, O2, Ar, Xe, He, H2, NH3, SF6, BCl3, Cl2등과 같은) 적절한 에천트 (etchant) 소스 가스는 챔버로 유입되고, RF 주파수의 세트에 의해 스트라이킹 (striking) 되어, 기판의 노출된 영역을 에칭하기 위한 플라즈마가 형성된다. RF 주파수의 세트의 조정을 통해 플라즈마에서의 이온 에너지의 양을 제어함으로써, 에칭 프로세스가 최적화된다.
듀얼 다마신 (damascene) 으로도 공지된 통상적인 기판 제조 방법에서, 유전체 레이어는, 비아 홀 (via hole) 을 충진하는 도전성 플러그에 의해 전기적으로 접속된다. 일반적으로, 개구가 유전체 레이어에 형성되고, 그 후, 그 유전체 레이어는, 2개 세트의 도전성 패턴들 사이에서 전기적 접속을 허용하는 (예를 들어, 알루미늄 (Al), 구리 (Cu) 등과 같은) 도전성 재료로 충진된다. 이것은 기판상에서 2개의 액티브 (소스/드레인 영역과 같은) 영역사이에서의 전기적 접속을 확립한다. 통상적으로, 유전체 레이어의 표면상에서의 과도한 도전성 재료는, 화학 기계적 연마 (CMP) 에 의해 제거된다.
일반적으로, 듀얼 다마신 기판 제조의 2가지 접근법, 즉, 비아-퍼스트 (via-first) 및 트렌치-퍼스트 (trench-first) 가 존재한다. 비아-퍼스트 방법의 일 예에서, 먼저, 기판은 포토레지스트로 코팅되고, 그 후, 비아가 리소그래피적으로 패터닝된다. 그 후, 이방성 (anisotropic) 에칭은 표면 캡 (cap) 재료를 관통하여 절단하고, 기판의 낮은 K (low K) 레이어를 관통하여 하방 에칭하며, 하부 금속 레이어 바로 위의 실리콘 질화물 장벽 (barrier) 상에서 정지한다. 그 후, 비아 포토레지스트 레이어는 스트리핑 (strip) 되고, 트렌치 포토레지스트가 도포되며 리소그래피적으로 패터닝된다. 일부 포토레지스트는 비아의 저부에 잔류하고, 트렌치 에칭 프로세스중에 더 낮은 부분의 비아가 오버-에칭 (over-etch) 되지 않게 방지한다. 그 후, 제 2의 이방성 에칭은 표면 캡 재료를 관통하여 절단하고, 원하는 깊이까지 아래로 낮은 K 재료를 에칭한다. 이 에칭은 트렌치를 형성한다. 그 후, 포토레지스트가 스트리핑되며, 비아의 저부의 실리콘 질화물 장벽은, 하부 구리가 비아내로 스퍼터링하는 것을 야기하지 않는 매우 소프트한 저-에너지 에칭으로 개방된다. 상술된 바와 같이, 트렌치 및 비아는, (예를 들어, 알루미늄 (Al), 구리 (Cu) 등과 같은) 도전성 재료로 충진되며, 화학 기계적 연마 (CMP) 에 의해 연마된다. 그리고, 비아 전에 트렌치가 형성되는 경우 발생하는 포토레지스트 풀링 (pooling) 효과를 피할 수 있기 때문에 비아-퍼스트 접근법이 소형 기하학적 디바이스에 대해 광범위하게 채택되어왔음에도, 이는 또한, 포토레지스트 포이즈닝 (poisoning) 의 경향이 있다.
또 다른 방법은 트렌치-퍼스트이다. 일 예에서, 기판은 포토레지스트로 코팅되며 트렌치 리소그래피 패턴이 도포된다. 그 후, 이방성 건식 에칭은 표면 하드 마스크 (또한, 통상적으로 SiN, TiN 또는 TaN) 를 관통하여 절단하며, 그 후 포토레지스트를 스트리핑한다. 또 다른 포토레지스트가 트렌치 하드 마스크상에 도포되며, 그 후, 비아는 리소그래피적으로 패터닝된다. 그 후, 제 2의 이방성 에칭이 캡 레이어를 관통하여 절단하고, 낮은 K 재료 내로 부분적으로 하방 에칭한다. 이 에칭은 부분적인 비아를 형성한다. 그 후, 포토레지스트는, 하드 마스크를 갖는 비아상의 트렌치 에칭을 위해 스트리핑된다. 그 후, 트렌치 에칭은 캡 레이어를 관통하여 절단하고, 원하는 깊이로 낮은 K 재료를 부분적으로 에칭한다. 또한, 이 에칭은, 비아 홀을 클리어하며, 동시에, 비아의 저부에 위치한 최종 장벽상에서 정지한다. 또한, 저부 장벽은 특수한 에칭으로 개방된다. 그리고, 비아-퍼스트 방법과는 달리, 포토레지스트 포이즈닝이 실질적으로 적어질 수도 있다.
그러나, 기판상의 높은 회로 밀도에 대한 증가하는 요구는, 서브-마이크론 (sub-micron) 비아가 접촉하고 트렌치가 높은 애스펙트 (aspect) 비를 갖는 현재의 플라즈마 프로세싱 기술을 이용하여 만족시키기 어려울 수도 있다. 신규한 낮은-k 막 및 복합체막 스택 (complex film stack) 의 사용은 유전체 에칭 프로세스 및 장비에 대한 신규한 세트의 도전을 제공한다.
설명을 용이하게 하기 위해, 도 1a는, 리소그래피 단계이전의 예시적인 반도체 IC의 레이어들을 나타낸, 레이어 스택 (100) 의 이상적인 단면도를 도시한 것이다. 아래의 설명에서, 레이어들 사이의 공간적인 관계를 설명하기 위해 여기에 채용될 수도 있는, "상에" 및 "하에" 와 같은 용어는, 관련된 레이어들 사이의 직접적인 접촉을 표시할 수도 있지만, 항상 그러할 필요는 없다. 도시된 레이어들의 위, 아래, 또는 그 사이에 다른 부가적인 레이어가 제공될 수도 있다. 또한, 도시된 레이어의 전부가 반드시 제공될 필요는 없으며, 일부 또는 전부가 다른 상이한 레이어에 의해 대체될 수도 있다.
레이어 스택 (100) 의 저부에서, SiO2를 포함하는 레이어 (108) 가 도시되어 있다. 레이어 (108) 상에, 통상적으로 질화물 또는 탄화물 (SiN 또는 SiC) 을 포함하는 장벽 레이어 (104) 가 배치된다. 또한, 듀얼 다마신 기판은, 통상적으로 알루미늄 또는 구리를 포함하는 M1 (109a 및 109b) 을 구비하는 금속 레이어의 세트를 포함한다. 장벽 레이어 (104) 상에, (예를 들어, SiOC 등과 같은) 낮은 K 재료를 포함하는 중간 (intermediate) 유전체 (IMD) 레이어 (106) 가 배치된다. IMD 레이어 (106) 상에, 통상적으로 SiO2를 포함하는 캡 레이어 (103) 가 배치될 수도 있다. 캡 레이어 (103) 상에, 통상적으로 TiN, SiN, 또는 TaN을 포함하는 트렌치 마스크 레이어 (102) 가 배치될 수도 있다.
도 1b는, 포토레지스트 레이어 (110) 및 BARC 레이어 (112) 가 추가로 부가된 이후, 도 1a의 레이어 스택 (100) 의 다소 이상적인 단면도를 도시한 것이다. 도 1c는, 포토레지스트 레이어 (110) 및 BARC 레이어 (112) 가 리소그래피를 통해 프로세싱된 이후, 도 1b의 레이어 스택 (100) 의 다소 이상적인 단면도를 도시한 것이다. 이 예에서, 포토레지스트 마스크 패턴은 트렌치 (114a 및 114b) 의 세트로 형성된다.
도 1d는, 트렌치 마스크 레이어 (101) 가 플라즈마 시스템에서 프로세싱되어, 트렌치 (114a 및 114b) 를 캡 레이어 (103) 로 더 연장한 이후, 도 1c의 레이어 스택 (100) 의 단면도를 도시한 것이다. 도 1e는, 포토레지스트 레이어 (110) 및 BARC 레이어 (112) 가 제거된 이후, 도 1d의 레이어 스택 (100) 의 단면 도를 도시한 것이다.
도 1f는, 제 1 금속 레이어 (109a 및 109b) 에 접속하는 제 2 금속 레이어 및 비아를 생성하기 위해, 제 2 포토레지스트 레이어 (116) 및 BARC 레이어 (118) 가 배치된 이후, 도 1e의 레이어 스택 (100) 의 단면도를 도시한 것이다. 도 1g는, 포토레지스트 레이어가 개방되고 비아를 생성하기 위해 IMD 레이어 (106) 로 부분적으로 에칭하도록 에칭이 수행된 이후, 도 1f의 레이어 스택 (100) 의 단면도를 도시한 것이다. 도 1h는, 포토레지스트 레이어 (110) 및 BARC 레이어 (112) 가 스트리핑되고, 부가적인 에칭 프로세스가, 트렌치를 원하는 깊이로 연장하고 장벽 레이어 (104) 상에서 정지하는 비아를 관통해 에칭하도록 수행된 이후, 도 1g의 레이어 스택 (100) 의 단면도를 도시한 것이다. 도 1i에서, 장벽 레이어 (104) 는, 예를 들어, CH2F2, CH3F 등의 사용을 통해 에칭된다. 도 1j에서, 화학 기계적 연마 프로세스는, 레이어 스택 (100) 을 캡 레이어 (103) 까지 연마하도록 수행되며, (예를 들어, 알루미늄 (Al), 구리 (Cu), 등과 같은) 도전성 재료가 현존하는 M1 금속 재료에 접촉하도록 증착되었다.
통상적인 플라즈마 프로세싱 시스템에서, 제 1 RF 에너지 소스가, 기판을 프로세싱하기 위한 일련의 이온을 생성하기 위해 채용될 수도 있다. 일반적으로, 이 제 1 RF 에너지 소스는, 이온을 해리하기 위해 소스 RF 신호를 생성한다고 지칭될 수도 있다. 또한, 플라즈마로 바이어스 (bias) 를 생성하고, 플라즈마 프로세싱 시스템내의 구조로부터 이격된 플라즈마를 기판으로 안내하기 위한 또 다른 RF 에너지 소스가 존재한다. 일반적으로, 이 제 2 에너지 소스는, 이온 에너지를 제어하기 위해 바이어스 RF 신호를 생성한다고 지칭될 수도 있다.
예를 들어, 듀얼 주파수 트리오드 (triode) 구성은, 챔버의 최상부의 소스 RF 발생기, 및 바이어스 RF 신호를 기판에 제공하도록 커플링된 바이어스 RF 발생기를 가질 수도 있다. 다음, 도 2a를 참조하면, 듀얼 주파수 트리오드 플라즈마 프로세싱 시스템의 간략도가 도시된다. 통상적인 배열은, 상부 (upper) 전극에 대응하는 소스 RF 신호를 제공하기 위한 (예를 들어, 27㎒, 60㎒, 또는 100㎒와 같은) 실질적으로 고주파수 소스 RF 발생기 (202), 및 대응하는 바이어스 RF 신호를, 기판에 커플링된 하부 (lower) 전극에 제공하기 위한 (예를 들어, 8㎑, 2㎒, 또는 3㎒와 같은) 실질적으로 저주파수 바이어스 RF 발생기 (204) 를 채용한 것이다.
듀얼 주파수 다이오드 구성은, 소스 및 바이어스 RF 신호 양자를 기판에 제공하기 위해 커플링된 소스 및 바이어스 RF 발생기 양자를 가질 수도 있다. 다음, 도 2b를 참조하면, 듀얼 주파수 다이오드 플라즈마 프로세싱 시스템 (250) 의 간략도가 도시된다. 플라즈마 (206) 가 기판 위에 형성되며, 플라즈마와 음으로 대전된 웨이퍼사이에 형성된 전계에 의해 기판으로부터 실리콘 또는 다른 재료를 물리적으로 충격을 주고 에칭하기 위해 기판으로 가속화된다. 통상적인 배열은, 소스 RF 신호와 바이어스 RF 신호 양자를, 기판에 커플링된 하부 전극에 제공하기 위해, (예를 들어, 27㎒, 60㎒, 또는 100㎒와 같은) 실질적으로 고주파수 소스 RF 발생기 (252) 와 (예를 들어, 8㎑, 2㎒, 또는 3㎒와 같은) 실질적으로 저주파수 바이어스 RF 발생기 (254) 양자를 제공하는 것이다.
단일 주파수 다이오드 구성은, 바이어스 RF 신호를 기판에 제공하기 위해 커플링된 단일 바이어스 RF 소스를 가질 수도 있다. 다음, 도 2c를 참조하면, 단일 주파수 다이오드 플라즈마 프로세싱 시스템 (270) 의 간략도가 도시된다. 플라즈마 (206) 가 기판 위에 형성되고, 플라즈마와 음으로 대전된 웨이퍼사이에 형성된 전계에 의해 기판으로부터 실리콘 또는 다른 재료를 물리적으로 충격을 주고 에칭하기 위해 기판으로 가속화된다. 통상적인 배열은, 바이어스 RF 신호를, 기판에 커플링된 하부 전극에 제공하기 위해, (예를 들어, 13.56㎒와 같은) 단일 주파수 바이어스 RF 발생기 (252) 를 제공하는 것이다.
이론에 의해 제한되는 것을 원하지는 않지만, 일반적으로, 플라즈마에서 빠르게 이동하는 전자는 벽 또는 다른 경계에 의해 흡수되는 경향이 있다. 플라즈마에서 전하의 밸런스를 유지하기 위해, 얇은 양이온 시스 (sheath) 가, 기판에 근접한 것과 같은 각각의 벽 또는 경계 근방에서 형성될 수도 있다. 이것은, 상당한 에너지량으로 플라즈마 내의 이온을 벽 또는 경계로 가속화시키는 경향이 있는 전계를 생성한다. 플라즈마가 적절히 최적화되지 않는다면, 패시팅 (faceting) 또는 코너 스퍼터링 (또는 부식) 이 기판 표면상에서 발생한다. 패시트 (facet) 는, 트렌치 측벽에서와 같은 기판에서 비-선형 프로파일의 결과이다. 코너 스퍼터링은, 부가적인 재료, 특히, 에칭될 피쳐 (feature) 의 상부 코너에서 재료의 바람직하지 않은 제거의 결과이다.
패시팅 및 원하지 않는 코너 스퍼터링의 정확한 제어는, 듀얼 다마신 에칭, 특히, 플러그 또는 다중의 하드 마스크가 채용되지 않는 구리 듀얼 다마신 에칭 (예를 들어, 트렌치-퍼스트 듀얼 다마신 유전체 에칭) 에서 중요하다. 지금까지, 패시팅 및 원하지 않는 코너 스퍼터링을 최소화하여, 프로세스 윈도우를 최대화하고 원하는 수직 에칭 프로파일을 획득하기 위한, RF 구성, 특히, 바이어스 RF 발생기의 RF 구성을 채용하기 위한 시도가 행해지지 않았다.
본 발명의 요약
일 실시형태에서, 본 발명은, 플라즈마 프로세싱 시스템에서, 반도체 기판상에서 소정의 레이어를 적어도 부분적으로 관통하여 피쳐를 에칭하는 방법에 관한 것이다. 그 방법은 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버에 기판을 배치하는 단계를 포함한다. 또한, 그 방법은 에천트 가스 혼합물을 플라즈마 프로세싱 챔버에 유입하는 단계를 포함하며, 그 에천트 가스 혼합물은 소정의 레이어를 에칭하도록 구성된다. 또한, 그 방법은 에천트 소스 가스로부터 플라즈마를 스트라이킹하는 단계를 포함한다. 또한, 그 방법은, 바이어스 RF 신호를 기판에 인가하는 동안, 적어도 부분적으로 소정의 레이어를 관통하여 피쳐를 에칭하는 단계를 포함하며, 그 바이어스 RF 신호는 약 45㎒ 와 약 75㎒ 사이의 바이어스 RF 주파수를 갖는다. 또한, 그 바이어스 RF 신호는, 에칭 피쳐가 소정의 선택도 임계값보다 높은 기판의 제 2 레이어에 대한 에칭 선택도로 에칭되게 하도록 구성된 바이어스 RF 전력 컴포넌트를 갖는다.
또 다른 실시형태에서, 본 발명은, 플라즈마 프로세싱 시스템에서, 반도체 기판상의 유전체 레이어를 관통하여 피쳐를 에칭하는 방법에 관한 것이다. 그 방법은, 플라즈마 프로세싱 시스템의 플라즈마 프로세싱 챔버에 기판을 배치하는 단계 및 그 프로세싱 챔버 내로 에천트 가스 혼합물을 유입하는 단계를 포함하며, 그 에천트 가스 혼합물은 유전체 레이어를 에칭하도록 구성된다. 또한, 그 방법은 에천트 소스 가스로부터 플라즈마를 스트라이킹하는 단계를 포함한다. 또한, 그 방법은, 바이어스 RF 신호를 기판에 인가하는 동안, 유전체 레이어를 관통하여 피쳐를 에칭하는 단계를 포함하며, 그 바이어스 RF 신호는, 약 27㎒ 와 약 90㎒ 사이의 바이어스 RF 주파수를 갖는다. 또한, 그 바이어스 RF 신호는, 피쳐가, 바이어스 RF 주파수에서 소정의 에칭률 파라미터 및 에칭 프로파일 파라미터에 따라 에칭되게 하도록 구성된 바이어스 RF 전력 컴포넌트를 갖는다.
본 발명의 이들 및 다른 특징은, 다음의 도면과 함께 이하 본 발명의 상세한 설명에서 더 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은 첨부 도면의 그림에서, 제한이 아닌, 예로서 설명되며, 도면에서, 동일한 참조 부호는 동일한 엘리먼트를 나타낸다.
도 1a 내지 1j는 듀얼 다마신 프로세스를 가한 예시적인 레이어 스택 (100) 의 단면도를 도시한 것이다.
도 2a는 듀얼 주파수 트리오드 플라즈마 프로세싱 시스템의 간략도를 도시한 것이다.
도 2b는 듀얼 주파수 다이오드 플라즈마 프로세싱 시스템의 간략도를 도시한 것이다.
도 2c는 단일 주파수 트리오드 플라즈마 프로세싱 시스템의 간략도를 도시한 것이다.
도 3은, 부적절하게 최적화된 플라즈마로 인해 에칭 프로파일이 페시팅된 레이어 스택을 도시한 것이다.
도 4는, 부적절하게 최적화된 플라즈마로 인해 에칭이 불완전한 레이어 스택을 도시한 것이다.
도 5는, 본 발명의 일 실시형태에 따라, 소정의 전력 레벨에서 페시팅 및 에칭률을 RF 주파수와 비교한 간략도를 도시한 것이다.
도 6은, 각각, 가설적인 재료_1 및 재료_2에 대한 에칭 임계값을 도시한 것이다.
도 7은, 2㎒, 60㎒, 및 100㎒ RF 신호에 대한 일부 예시적인 이온 에너지 분포를 도시한 것이다.
도 8a는, 다양한 바이어스 RF 전력에서 2㎒ RF 신호의 응답을 도시한 것이다.
도 8b는, 다양한 바이어스 RF 전력에서 60㎒ RF 신호의 응답을 도시한 것이다.
도 8c는, 다양한 바이어스 RF 전력에서 100㎒ RF 신호의 응답을 도시한 것이다.
도 9a는, 에칭 선택도는 높지만, 에칭률은 느린 상황을 도시한 것이다.
도 9b는, RF 전력 설정에 관계없이, 2㎒ RF 신호가 재료_2의 에칭을 바람직하지 않게 야기하는 상황을 도시한 것이다.
도 9c는, 적절한 RF 주파수가 선택된 상황을 도시한 것이다.
도 10은, 본 발명의 실시형태에 따라, 제 1 재료를 포함하는 제 1 레이어를 관통하여 에칭되는 동안, 높은 선택도를 제 2 재료에 제공하는 에칭 기술을 도시한 것이다.
바람직한 실시형태의 상세한 설명
다음으로, 본 발명은, 첨부 도면에서 도시된 바와 같이, 그 몇 몇 바람직한 실시형태를 참조하여 상세히 설명될 것이다. 다음의 설명에서, 본 발명의 완전한 이해를 제공하기 위해, 많은 특정 세부사항이 설명된다. 그러나, 본 발명이 이들 특정 세부사항의 일부 또는 전부가 없더라도 실행될 수도 있다는 것은 당업자에게는 명백할 것이다. 다른 예시에서, 본 발명을 불필요하게 불명료하게 하지 않게 하기 위해, 충분히 공지된 프로세스 단계 및/또는 구조는 상세히 설명되지 않는다.
이론에 의해 제한되는 것을 원하지는 않지만, 플라즈마 프로세싱 시스템에서, 패시팅 및/또는 코너 스퍼터링 (일반적으로, 에칭 프로파일) 은 이온 에너지에 의해 강하게 영향을 받는다는 것을 발명자는 알고 있다. 또, 이온 에너지는, 바이어스 RF 신호의 RF 구성에 의해, 특히, 바이어스 RF 신호의 주파수 컴포넌트에 강하게 영향을 받는다. 또한, 이온 에너지는 바이어스 RF 신호의 전력 컴포넌트에 의해 영향을 받는다. 따라서, 본 발명은, 유전체 에칭, 특히, 낮은-k 레이어를 관통하여 에칭된 유전체에서, 패시팅 및/또는 코너 스퍼터링을 최소화하고/하거나 수직 에칭 프로파일을 개선하기 위해, 플라즈마 프로세싱 시스템에서 바이어스 RF 신호 구성의 사용을 어드레싱한다.
일반적으로, 플라즈마는 약하게 이온화된 플라즈마를 포함한다는 것을 알고 있다. 플라즈마 전하는 RF 구동되고 약하게 이온화되기 때문에, 플라즈마에서의 전자는, 이온과 열평형상태에 있지 않다. 즉, 무거운 이온이 (예를 들어, 아르곤등과 같은) 백그라운드 가스와의 충돌에 의해 효과적으로 에너지를 교환하는 동안, 전자는 열에너지를 흡수한다. 전자는 이온의 질량보다 실질적으로 적은 질량을 갖기 때문에, 전자 열 속도는 이온 열 속도보다 훨씬 더 크다. 이것은, 더 신속하게 이동하는 전자가 플라즈마 프로세싱 시스템내의 표면에서 손실되도록 하고, 그 후, 플라즈마와 표면 사이에 양으로 대전된 이온 시스를 생성하는 경향이 있다.
그 후, 시스에 진입하는 이온은 표면으로 가속화된다. 더 낮은 바이어스 RF 주파수는, 플라즈마 이온이, 일 RF 사이클보다 작게, 시스를 횡단하도록 야기하는 경향이 있다. 일반적으로, 더 낮은 바이어스 RF 주파수는 더 높은 이온 에너지를 발생하는 경향이 있으며, 그 더 높은 이온 에너지는, RF 바이어스 신호가 최적화되지 않는다면 패시팅 및/또는 코너 스퍼터링을 초래한다. 유사하게, 더 높은 바이어스 RF 주파수는, 플라즈마 이온이 시스를 횡단하는데 여러 RF 사이클이 걸리도록 하는 경향이 있다. 일반적으로, 더 높은 바이어스 RF 주파수는 더 낮은 이온 에너지를 발생시키는 경향이 있으며, 그 더 낮은 이온 에너지는, RF 바이어스 신호가 최적화되지 않는다면, 부적절한 에칭 또는 비-이방성 에칭을 발생시킨다.
이온 에너지가 적절하게 최적화되지 않는다면, 에칭은, 에칭률이 효율적인 생산에 대해 과도하게 느려지는 포인트까지 느려진다. 또 다른 방법으로 및/또는 부가적으로, 패시팅 및/또는 코너 스퍼터링이 발생한다.
도 3은, 제 2 금속 레이어를 형성하고 장벽 레이어 (104) 와 접촉하기 위해 비아 홀을 관통하여 에칭하도록 채용된 IMD 트렌치 에칭 중에, 이온 에너지가 최적화되지 않아서, 코너링 스퍼터링/패시팅을 야기하는 상황을 도시한 것이다. 도 1h에서의 에칭 프로파일 (118) 에 비하여, 에칭 프로파일 (416) 은, (예를 들어, 과도하게 낮은 주파수를 갖는 바이어스 RF 신호를 사용함으로써) 과도한 이온 에너지로 인해 실질적으로 손상되었으며, 심한 패시팅 및/또는 코너 스퍼터링을 야기한다. 이 코너 스퍼터링은, 마스크 레이어 (102) 및 IMD 레이어 (106) 의 코너 영역으로부터 제거된 과도한 재료에 의해 명백하게 관측될 수 있다.
도 4는, 제 2 금속 레이어를 형성하고 장벽 레이어 (104) 와 접촉하기 위해 비아 홀을 관통하여 에칭하도록 채용된 IMD 트렌치 에칭중에, 이온 에너지가 최적화되지 않아서, 테이퍼 (taper) 트렌치 프로파일 및 불완전한 비아 에칭이 야기되는 상황을 도시한 것이다.
다음, 도 5를 참조하면, 소정의 전력 레벨에서 바이어스 RF 주파수 (축 (506) 상에 도시됨) 의 함수로서 낮은-k 레이어를 관통하는 에칭률 (실선에 의해 나타내고 축 (504) 에 대해 측정됨) 과 패시팅 (파선에 의해 나타내고 축 (502) 에 대해 측정됨) 을 비교한 간략도이다. 패시팅은, 종래의 패시팅 측정 방법을 이용하여 측정될 수도 있다. 도 5는, 바이어스 RF 주파수가 증가할 경우, 에칭률은 증가하고 패시팅/코너 스퍼터링의 양은 감소하는 것을 나타내려는 것이다 (예를 들어, 본 예에서는 약 2㎒로부터 약 60㎒까지). 특히, 에칭률의 증가는, 약 30㎒까지 급격하고, 그 후, 에칭률이 약 70㎒까지 본질적으로 평평해지는 약 60㎒까지 덜 급격하게 증가한다. 약 70㎒ 이후, 에칭률은 극적으로 떨어지기 시작하며 (예를 들어, 약 70㎒로부터 약 100㎒까지), 이제, 이온 에너지 레벨이 효율적인 에칭을 위해 필요한 것 미만 임을 표시한다.
파선 (512) 의 60㎒의 바이어스 RF 주파수에서, 패시팅이 그것의 최소 근방에 있지만, 에칭률은 최대임을 알 수 있다. 그러나, 바이어스 RF 신호가 약 30㎒ 와 약 80㎒ 사이에 존재하는 경우, 유리한 프로세스 윈도우가 존재하며, 에칭률이 높고 패시팅/코너 스퍼터링이 낮은 약 45㎒ 와 약 75㎒ 사이에 바이어스 RF 신호가 존재하는 경우, 더 유리한 프로세스 윈도우가 존재한다.
일반적으로, 소정의 바이어스 RF 주파수 설정에서 바이어스 RF 전력을 증가시키는 것은, 에칭률과 패시팅/코너 스퍼터링의 양 모두를 증가시킬 것이다. 너무 많은 바이어스 RF 전력은 패시팅/코너 스퍼터링의 과도한 양을 야기할 것이며, 반면, 너무 적은 바이어스 RF 전력은 에칭률을 과도하게 감소시킬 것이다. 따라서, 전력 설정은, 원하는 에칭률 대 패시팅/코너 스퍼터링 파라미터내에 머무르도록 프로세스를 제어하기 위한 또 다른 노브 (knob) 이다.
본 발명의 일 실시형태에 의하면, 플라즈마 프로세싱 시스템에서, 플라즈마 에칭률을 최적화하고, 또한, 동시에 패시팅을 최소화하기 위해, 약 27㎒ 와 약 90㎒ 사이의 주파수의 바이어스 RF 신호가, 낮은-k 유전체 레이어를 관통하는 듀얼 다마신 트렌치 에칭을 위해 채용될 수도 있다. 바이어스 주파수는, 이온 에너지 분포를 제어하므로 중요하다. 더 높은 바이어스 주파수에서, 이온 에너지 분포는 협소하며 코너 스퍼터링/패시팅 문제의 감소에 기여한다. 바이어스 RF 신호는, 상업적으로 수용가능한 수직 프로파일을 유지하면서, 이온 에너지가 최적화되고 최소의 및/또는 상업적으로 수용가능한 페시팅 및 코너 스퍼터링이 달성되도록, 바이어스 RF 주파수/바이어스 RF 전력의 최적의 조합으로 선택되는 것이 바람직하다. 여기서 용어가 채용될 때, 상업적으로 수용가능함은, 그 결과가, 제조하에서 최종 반도체 제품의 만족스런 동작을 위한 규격내의 범위에 들어간다는 것을 나타낸다. 최적의 바이어스 주파수/바이어스 전력 조합은, 테스트 기판에 대해 경험적으로 결정될 수도 있으며, 발견된 최적화 파라미터는 제조중에 채용될 수도 있다. 또한, 최적화 바이어스 주파수/바이어스 전력 조합은, 채용된 화학적 성질 및 에칭된 레이어의 구성에 의존하여 변경된다.
예를 들어, 약 27㎒의 바이어스 주파수에서, RF 전력 설정은, 약 100W 와 약 1500W 사이일 수도 있고, 더 바람직하게는 약 200W 와 1200W 사이이며, 약 400W가 바람직하다. 예를 들어, 약 90㎒의 바이어스 주파수에서, RF 전력 설정은, 약 200W 와 약 2000W 사이일 수도 있고, 더 바람직하게는, 약 400W 와 1500W 사이이며, 약 1000W가 바람직하다.
본 발명의 또 다른 실시형태에 의하면, 듀얼 주파수 트리오드 플라즈마 프로세싱 시스템에서, 플라즈마 에칭률을 최적화하고, 또한, 동시에, 패시팅을 최소화하기 위해, 주파수에서 약 30㎒ 와 약 80㎒ 사이의 주파수의 바이어스 RF 신호가 채용될 수도 있다. 바이어스 RF 신호는, 상업적으로 수용가능한 수직 프로파일을 유지하면서, 이온 에너지가 제어되고 최소의 및/또는 상업적으로 수용가능한 패시팅 및 코너 스퍼터링이 달성되도록, 바이어스 RF 주파수/바이어스 RF 전력의 최적의 조합으로 선택되는 것이 바람직하다. 예를 들어, 약 30㎒의 바이어스 주파수에서, RF 전력 설정은 약 100W 와 약 1500W 사이일 수도 있고, 더 바람직하게는, 약 200W 와 1200W 사이이며, 약 400W가 바람직하다. 예를 들어, 약 80㎒의 바이어스 주파수에서, RF 전력 설정은 약 200W 와 약 1800W 사이일 수도 있고, 더 바람직하게는, 약 400W 와 1200W 사이이며, 약 800W가 바람직하다.
본 발명의 또 다른 실시형태에 의하면, 듀얼 주파수 트리오드 플라즈마 프로세싱 시스템에서, 플라즈마 에칭률을 최적화하고, 또한, 동시에, 페시팅을 최소화하기 위해, 약 45㎒ 와 약 75㎒사이의 주파수의 바이어스 RF 신호가 채용될 수도 있다. 바이어스 RF 신호는, 상업적으로 수용가능한 수직 프로파일을 유지하면서, 이온 에너지가 제어되고 최소의 및/또는 상업적으로 수용가능한 패시팅 및 코너 스퍼터링이 달성되도록, 바이어스 RF 주파수/바이어스 RF 전력의 최적의 조합으로 선택되는 것이 바람직하다. 예를 들어, 약 45㎒의 바이어스 주파수에서, RF 전력 설정은 약 100W 와 약 1500W 사이일 수도 있고, 더 바람직하게는, 약 200W 와 1200W 사이이며, 약 400W가 바람직하다. 예를 들어, 약 75㎒의 바이어스 주파수에서, RF 전력 설정은 약 200W 와 1800W 사이일 수도 있고, 더 바람직하게는, 약 400W 와 1200W 사이이며, 약 800W가 바람직하다.
본 발명의 또 다른 실시형태에 의하면, 듀얼 주파수 트리오드 플라즈마 프로 세싱 시스템에서, 플라즈마 에칭률을 최적화하고, 또한, 동시에, 패시팅을 최소화하기 위해, 약 60㎒의 바이어스 RF 신호가 특히 적합하도록 발견된다. 바이어스 RF 신호는, 상업적으로 수용가능한 수직 프로파일을 유지하면서, 이온 에너지가 제어되고 최소의 및/또는 상업적으로 수용가능한 패시징 및 코너 스퍼터링이 달성되도록, 바이어스 RF 주파수/바이어스 RF 전력의 최적의 조합으로 선택되는 것이 바람직하다. 예를 들어, 약 60㎒의 바이어스 주파수에서, RF 전력 설정은 약 200W 와 약 1500W 사이일 수도 있고, 더 바람직하게는, 약 400W 와 1000W 사이이며, 약 600W가 바람직하다.
상술된 가이드라인과 함께, 또한, 도 5와 유사한 그래프는, 프로세스 엔지니어가 특정 유전체 에칭 프로세스를 튜닝하는 방법을 특정 플라즈마 프로세싱 챔버 구성에 제공한다. 에칭률 대 패시팅/코너 스퍼터링에 대한 데이터의 세트가, 관심대상의 바이어스 RF 주파수의 범위 및/또는 관심대상의 RF 전력 설정의 범위에 대해 경험적으로 획득된다면, 프로세스 엔지니어는, 에칭률 및 패시팅/코너 스퍼터링 (일반적으로, 에칭 프로파일) 에 관한 원하는 파라미터를 (즉, 특정값에서 또는 수용가능한 범위의 값내에서) 여전히 달성하면서, 특정 유전체 에칭 프로세스 및/또는 특정 플라즈마 프로세싱 시스템에 대한 바이어스 RF 주파수 노브 및 바이어스 RF 전력 노브로 원하는 프로세스 윈도우를 더 정확하게 획득할 수 있다.
상기 설명에 관하여, 플라즈마 프로세싱 챔버는 듀얼 주파수 설계, 즉, 별개의 소스 RF 신호 및 별개의 바이어스 RF 신호를 갖는 설계일 수도 있다. 소스 RF 신호 및 바이어스 RF 신호는 듀얼-주파수 다이오드 구성 (여기서, 소스 RF 신호 및 바이어스 RF 신호 양자가, 캘리포니아 프레몬트 소재의 램 리서치 회사에 의한 ExcelanTM 시리즈에서와 같이 기판에 인가됨), 듀얼-주파수 트리오드 구성 (여기서는, RF 바이어스 신호만이 기판에 인가됨) 에서 제공될 수도 있다.
또한, 플라즈마 프로세싱 챔버는 단일 주파수 설계, 즉, 별개의 소스 RF 신호를 갖지 않는 RF 바이어스 신호만의 설계일 수도 있다. 바이어스 RF 신호가 이온 에너지를 제어하므로, 바이어스 RF 신호의 적절한 제어는, 상업적으로 수용가능한 수직 프로파일을 유지하면서, 원하는 최소의 패시팅 및 코너 스퍼터링을 발생시킨다. 단일-주파수 설계의 경우, 전술한 상업적으로 수용가능한 수직 에칭 프로파일을 유지하면서, 패시팅 및/또는 코너 스퍼터링을 최소화하기 위해, 약 45㎒ 와 약 75㎒ 사이의 바이어스 RF 주파수 신호가 특히 유용하다는 것이 발견되었다. 특히, 약 60㎒의 바이어스 RF 신호에서 동작되는 경우, 단일 주파수 설계는, 듀얼-다마신 트렌치 에칭에 대한 전술한 상업적으로 수용가능한 수직 에칭 프로파일을 유지하면서, 패시팅 및/또는 코너 스퍼터링을 최소화하기 위해, 특히, 충분히-적합하다.
또한, 플라즈마 프로세싱 챔버는 전기 용량적 (capacitive) 으로 커플링된 플라즈마 설계일 수도 있다. 예를 들어, 최상부 RF 소스는 (캘리포니아, 프레몬트 소재의 램 리서치 회사로부터 이용가능한 TCPTM 플라즈마 에처 (etcher) 에서와 것과 같은) 유도적 (inductive) 코일일 수도 있으며, 바이어스 RF 신호가, 에칭중에, 기판에 여전히 제공되고 제어될 수도 있다. 또한, 최상부 RF 소스는 ECR (전자 사이클로트론 공명; Electron Cyclotron Resonance) 소스일 수도 있으며, 바이어스 RF 신호가, 에칭중에 기판에 여전히 제공되고 제어될 수도 있다. 실제로, 원하는 에칭률 및 낮은 패시팅/코너 스퍼터링 파라미터를 달성하기 위해, 본 발명이 바이어스 RF 주파수 및/또는 바이어스 RF 전력을 제어하는 것을 취급하므로, 소스 RF 신호는, 임의의 RF 신호 발생 배열을 사용하여 제공될 수도 있다는 것이 고려된다.
본 발명의 이점은, 최적의 주파수 세트 및 최적의 전력 설정 세트가 패시팅을 실질적으로 제어하기 위해 채용되는 플라즈마 프로세싱 시스템에서 RF 구성의 최적화를 포함한다. 부가적인 이점은, 패시팅을 실질적으로 제어하기 위해, 듀얼 다마신 플라즈마 프로세싱 애플리케이션에서 RF 구성을 최적화하는 것을 포함한다.
또한, 여기서, 본 발명자는, 에칭 선택도가, RF 주파수 및 RF 바이어스 전력의 적절한 조합을 선택함으로써, 더 정밀하게 튜닝될 수 있음을 알았다. 더 상세하게, 협소한 에너지 분포를 갖는 RF 주파수를 선택함으로써, 또 다른 레이어보다 더 고비율로 일 레이어를 선택적으로 에칭하기 위해 바이어스 RF 전력을 다이얼링하는 것이 가능하다.
이 양태는, 아래의 표 및 수치를 참조하여 더 잘 이해될 수도 있다. 공지된 바와 같이, 상이한 재료는, 그것의 구성 원자들 및 분자들 사이에 각각의 상이한 화학 결합 에너지를 갖는다. 아래의 표 1은, 일부 예시적인 재료들에 대한 화학 결합 에너지값을 도시한 것이다.
Figure 112006044794491-pct00001
알 수 있는 바와 같이, 산화물 (Si-O) 은, Si-C 의 화학 결합 (4.67 전자 볼트) 보다 더 강한 화학 결합 (8.28 전자-볼트) 을 갖는다. 또, 실리콘 탄화물 (Si-C) 은, 실리콘 (3.26 전자-볼트에서 Si-Si) 보다 더 강한 화학 결합을 갖는다.
대응하여, 이들 재료들을 에칭하기 위해 요구되는 이온 에너지 임계값은 상이하다. 도 6은, 각각, 가설적인 재료_1 및 재료_2에 대한 에칭 임계값을 도시한 것이다. 재료_2에 대한 이온 에너지 임계값 (602) 은, 재료_1에 대한 이온 에너지 임계값 (604) 보다 실질적으로 더 높다. 대부분의 이온 에너지가, 포인트 (602) 의 우측의 영역에서 근소 또는 일부로, 도면 부호들 (604 와 602) 사이의 영역에 집중되도록 이온 에너지가 맞춰질 수 있다면, 재료_1에 대한 매우 선택적인 에칭이 달성될 수 있다.
발명자에 의해 수행된 연구에서, RF 주파수가 감소함에 따라, 2개의 현상이 관찰되었다. 1) 이온 에너지 분포가 더 넓어지는 경향이 있으며, 2) RF 전력 설정에 대한 민감도가 증가하는 경향이 있다. 이와 대조적으로, RF 주파수가 증가함에 따라, 이온 에너지 분포는 더 협소해지는 경향이 있으며, RF 전력 설정에 대한 민감도는 감소하는 경향이 있다.
도 7은, 2㎒, 60㎒, 및 100㎒ RF 신호에 대한 일부 예시적인 이온 에너지 분포를 도시한 것이다. 도시된 바와 같이, 2㎒ RF 신호에 대한 이온 에너지 분포 (702) 는, 60㎒ RF 신호와 관련된 것 (704) 또는 100㎒ RF 신호와 관련된 것 (706) 보다 실질적으로 더 넓다. 100㎒ RF 신호는, 60㎒ RF 신호보다 한계적으로 더 협소한 이온 에너지 분포를 갖는다.
도 7로부터, RF 신호의 주파수가 더 높을수록, 이온 에너지 분포가 더 협소해지며, 따라서, 에칭은, 이용가능한 최고의 RF 주파수를 선택함으로써, 더 선택적으로 될 수 있을 것을 기대한다. 대부분의 이온 에너지가, (부호 606 에 의해 도시된 위치와 같이) 재료_2의 에칭 임계값의 좌측에 인접한 영역에 협소하게 집중될 수 있다면, SiC에 대한 최고의 에칭률 및 SiO2의 임의의 에칭이라면 매우 적은, 즉, 매우 선택적이고 유리한 등의 결과가 기대된다.
그러나, 일정한 RF 주파수 범위를 넘어서면, 응답이 포화된다 (saturate) 는 것이 발명자에 의해 발견되었다. 이러한 현상을 설명하기 위해, 아래의 간략도를 고려하자 (설명을 용이하게 하기 위해 스케일링 (scale) 하지는 않음). 도 8a는, 기저 신호로서, 800W 바이어스 RF 전력에서 60㎒ RF 신호의 응답 (802) 을 도시한 것이다. 2MHz 25W 바이어스 RF 전력의 기저신호에 대한 추가에 대한 응답 (804), 2MHz 50W 바이어스 RF 전력의 기저신호에 대한 추가에 대한 응답 (806), 2MHz 100W 바이어스 RF 전력의 기저신호에 대한 추가에 대한 응답 (808), 2MHz 200W 바이어스 RF 전력의 기저신호에 대한 추가에 대한 응답 (810), 및 2MHz 400W 바이어스 RF 전력의 기저신호에 대한 추가에 대한 응답 (812) 이 각각 도시되어 있다. 800W 바이어스 전력에서 60㎒ 의 기저 신호가, 플라즈마를 발생하는 것을 도와주기 위해 제공된다. 이온 에너지 분포의 폭 (WIDTH) 은 더 넓어지는 경향이 있고 평균값은 우측으로 시프트하여, 이온 에너지는 (예를 들어, 50W 의 바이어스 RF 전력과 비교하면) 400W 바이어스 RF 전력에서 더 높은 경향이 있다.
도 8b는, 각각, 100W 바이어스 RF 전력에서의 60MHz RF 신호의 응답 (852), 200W 바이어스 RF 전력에서의 60MHz RF 신호의 응답 (854), 400W 바이어스 RF 전력에서의 60MHz RF 신호의 응답 (856), 800W 바이어스 RF 전력에서의 60MHz RF 신호의 응답 (858), 및 1100W 바이어스 RF 전력에서의 60MHz RF 신호의 응답 (860) 을 도시한 것이다. 이온 에너지 분포의 폭 (WIDTH) 은 더 높은 바이어스 RF 전력에서 약간 더 넓은 경향이 있다 (그러나, 도 8a의 2㎒ 신호와 동일한 범위는 아니다). 더 중요하게, 평균값은 우측으로 시프트하여, 이온 에너지가 (예를 들어, 200W 바이어스 RF 전력에 비해) 1100W 바이어스 RF 전력에서 더 높아지는 경향이 있다.
도 8c는, 각각, 200W 바이어스 RF 전력에서의 100MHz RF 신호의 응답 (882), 400W 바이어스 RF 전력에서의 100MHz RF 신호의 응답 (884), 및 800W 바이어스 RF 전력에서의 100MHz RF 신호의 응답 (886) 을 도시한 것이다. 이온 에너지 분포 폭은 실질적으로 동일하게 유지되지만, 평균값은, 바이어스 RF 전력 설정에 의존하여 좌측 및 우측으로 약간 시프트한다. 도 8c, 8b, 및 8a 간의 비교는, 100㎒에서, 바이어스 RF 전력 레벨의 변화에 응답하여 평균 이온 에너지 값의 훨씬 더 작은 시프트가 존재한다는 점에서, 응답이 포화되었음을 나타낸다.
따라서, 일부 에칭에 대해, 100㎒를 사용하는 것은 선택적으로 높을 수도 있지만, 가능한 최고의 에칭률을 발생시키지는 않을 수도 있다. 이것은 도 9a에 도시되며, 여기서, 바이어스 RF 전력은, 각각, 200W (902), 400W (904), 및 800W (906) 로 설정되고, 생성된 에칭은, 재료_1을 관통해 비교적 느린 에칭이다. 극단적인 경우, 이온 에너지 분포는, 바이어스 RF 전력 설정과는 관계없이 포인트 (604) 의 좌측에 머무를 수도 있다. 이 경우, 재료_1 의 에칭이 가능하지 않다고 지칭될 수도 있다.
도 9b는, 다른 극단 (extreme) 을 도시한 것이며, 여기서, 2㎒ RF 신호 (912) 는, 바이어스 RF 전력 설정에 관계없이 재료_2의 에칭을 야기한다. 이것은, 2㎒ RF 신호의 이온 에너지 분포가 비교적 넓고, 포인트들 (602 및 604) 사이의 영역에서 이온 에너지의 정확한 집중이 달성될 수 없었기 때문이다. 바이어스 RF 전력을 변경하는 것은, 2㎒ RF 신호에 대한 이온 에너지 분포가 좌측 또는 우측으로 시프트하는 것을 야기하지만, 그 포인트는, 에칭이 재료_2에 대해 선택적으로 및 만족하게 행해질 수 없다는 것을 의미한다.
도 9c는, 적절한 RF 주파수가 선택된 상황을 도시한 것이다. 이 경우, 이온 에너지는, 바이어스 RF 전력 설정에 집중적이고 만족스럽게 응답하며, 이는 넓은 프로세스 윈도우를 허용한다. 도 9c에서, 예시적인 RF 주파수는 60㎒이다. 200W (914), 300W (912), 및 400W (910) 사이에서 바이어스 RF 전력을 변경함으로써, 재료_1에 대한 에칭률이 최고인 영역에 대부분의 이온 에너지를 집중하는 것이 가능하지만, 재료_2의 에칭은 실질적으로 존재하지 않는다. 도 9c의 예에서, 이것은, 60㎒의 RF 주파수와 300W의 바이어스 RF 전력을 선택함으로써 달성된다.
본 발명의 이 양태는, 높은 선택도를 달성하기 위해, 맞춰진 RF 주파수 및/또는 바이어스 RF 전력 설정을 이용하여 피쳐의 에칭을 어드레싱한다. 널리 공지된 바와 같이, 에칭은 다중의 주파수와 관련될 수도 있다. 예를 들어, 장벽 레이어를 관통하여 에칭하는 동안, 특정 RF 주파수를 갖는 일 RF 신호는 장벽 레이어를 관통하는 에칭을 담당하지만, 또 다른 RF 주파수를 갖는 또 다른 RF 신호는, 폴리머 증착이 포토레지스트 표면상에 또는 에칭된 피쳐의 측벽상에 발생하도록 하고, 이에 의해, 이들 영역이 과도하게 침범받는 것으로부터 보호함으로써 에칭을 개선시킬 수도 있다.
제 1 컴포넌트를 어드레싱하는 (즉, 에칭 액션을 담당하는 적절한 RF 신호를 선택하는) 동안, 본 발명은, 에칭을 개선하기 위해 상이한 RF 주파수를 갖는 이러한 부가적인 RF 신호의 사용을 배제하지 않는다. 또한, 60㎒가 예시의 목적으로 선택되었지만, 적절한 주파수는 챔버 설계, 에칭 및/또는 보호된 특정 재료, 채용된 에천트, 및 다른 인자들에 의존한다. 예로서, 약 30㎒ 내지 약 80㎒의 범위, 더 바람직하게는 약 45㎒ 내지 약 75㎒ 사이의 범위, 바람직하게는 약 60㎒의 주파수가 매우 선택적인 낮은-k 유전체 에칭에 대해 유리할 수도 있다.
일 실시형태에서, 본 발명은, SiN 및/또는 SiC 레이어를 관통한 장벽 에칭을 제공함에 있어서 매우 유용하다. 적절한 RF 주파수 및/또는 RF 바이어스 전력을 선택함으로써, 유전체 레이어에 대한 높은 선택도가 달성될 수 있다. 도 1h를 참조하면, 장벽 레이어는 레이어 (104) 로서 도시되며, 에칭은, 트렌치에 배치 된 (유전체 레이어 (106) 의) 유전체 숄더 (shoulder) 를 과도하게 침범하는 것 없이, 장벽 레이어 (104) 를 관통하여 하부 금속 레이어 (109) 까지 에칭하도록 설계될 수도 있다. 유전 재료에 대해 매우 선택적인 장벽 에칭은, 그 결과가, 이미 존재하는 트렌치를 금속 레이어 (109) 까지 잘못되게 연장하지 않고 비아를 유지함을 보장할 것이다. 또 다른 실시형태에서, 본 발명은, 기판상의 또 다른 레이어에 대해 선택적인 방식으로 유전체 레이어를 에칭함에 있어서 매우 유용하다.
본 발명의 실시형태에 의하면, 도 10은, 제 1 재료를 포함하는 제 1 레이어를 관통하여 에칭하면서, 높은 선택도를 제 2 재료에 제공하는 에칭 기술을 도시한 것이다. 단계 1002에서, RF 주파수가 확인된다. 예를 들어, 이것은, 최고로 만족스러운, RF 주파수를 선택하기 위한 다양한 레시피 (recipe) 에 의해, (예를 들어, 공장 환경과 같은) 제어된 환경에서 다중의 경험적인 테스트 에칭을 수행하는 단계를 포함한다. 예를 들어, 제 1 레이어의 제 1 재료를 관통한 높은 에칭률을 발생시키고, 제 2 재료에 대해 매우 선택적이고 바이어스 RF 전력 설정에 만족스럽게 응답하는 RF 주파수가 선택된다. 단계 1004에서, 선택된 RF 주파수에서 바이어스 RF 전력이 선택된다. 이 바이어스 RF 전력은, 제 2 레이어의 제 2 재료의 에칭을 거의 또는 실질적으로 야기하지 않으면서, 제 1 재료를 관통하는 최고의 에칭률에 대해 제공하는 것이 바람직하다.
일 실시형태에서, 단계 1002와 1004는 반대로 될 수도 있다. 즉, RF 전력의 범위는 프로세스 엔지니어에게 주어질 수도 있으며, 그 프로세스 엔지니어는, 제 1 재료를 관통하는 높은 에칭률과 제 2 재료에 대한 높은 선택도의 가장 우수한 조합을 제공하는 RF 주파수를 결정하기 위해, 경험적인 테스트 에칭을 수행할 수도 있다. 일반적으로, 프로세스 엔지니어는, 에칭 선택도가 소정의 선택도 임계값을 초과하도록 하는 RF 주파수와 바이어스 RF 전력의 조합을 선택한다.
단계 1006에서, 선택된 RF 주파수 및 바이어스 RF 전력을 포함하지만, 또한, 가스 유량, 에천트 조성, 챔버 압력, 헬륨 냉각 압력과 같은 다른 파라미터를 포함하는 획득된 레서피가 생산 환경에 제공된다. 그 후, (예를 들어, 상업적이고 수익-지향적 목적으로 웨이퍼를 에칭하는 설비와 같은) 생산 환경에서, (에칭된 웨이퍼와 같은) 에칭된 제품을 제조하기 위해 제공된 레서피를 채용한다. 그 후, 에칭된 제품은, 컴퓨터 또는 소비자 전자 디바이스와 같은 전자 디바이스에 포함될 집적회로 칩으로 순차적으로 제조된다.
본 발명이, 여러 바람직한 실시형태의 관점에서 설명되었지만, 본 발명의 범위내에 들어가는 변경, 치환, 및 균등물이 존재한다. 예를 들어, 본 발명이, (예를 들어, ExelanTM, Exelan HPTM, Exelan HPTTM, Exelan 2300TM 등과 같은) 램 리서치 플라즈마 프로세싱 시스템에 관하여 설명되었지만, 다른 플라즈마 프로세싱 시스템이 사용될 수도 있다. 또한, 본 발명의 방법을 구현하는 많은 다른 방법들이 존재한다.
예시적인 실시형태를 개시함으로써, 다음의 특허 청구 범위에 의해 정의된 바와 같은 발명의 목적 및 사상내에 존속하는 한, 최선의 형태, 변형 및 변경이 개시된 실시형태에 행해질 수도 있다.

Claims (31)

  1. 상부 전극 및 하부 전극을 포함하는 플라즈마 프로세싱 시스템에서 기판을 선택적으로 에칭하는 방법으로서,
    상기 기판은 에칭에 대해 제 1 이온 에너지 임계값을 갖는 제 1 재료로 형성된 제 1 층 및 에칭에 대해 제 2 이온 에너지 임계값을 갖는 제 2 재료로 형성된 제 2 층을 포함하고, 상기 제 2 이온 에너지 임계값은 상기 제 1 이온 에너지 임계값보다 크고,
    상기 방법은,
    상기 하부 전극을 상기 기판에 커플링하는 단계;
    이온 에너지 분포를 생성하기 위해 바이어스 RF 신호를 상기 하부 전극에 제공하는 단계; 및
    상기 이온 에너지 분포의 평균 이온 에너지 값이 상기 제 1 이온 에너지 임계값과 상기 제 2 이온 에너지 임계값 사이에 있도록, 그리고
    상기 제 1 이온 에너지 임계값과 상기 이온 에너지 분포의 상기 평균 이온 에너지 값 사이의 제 1 차이가 상기 제 2 이온 에너지 임계값과 상기 이온 에너지 분포의 상기 평균 이온 에너지 값 사이의 제 2 차이보다 크도록, 상기 바이어스 RF 신호의 바이어스 주파수를 구성하는 단계를 포함하는, 기판을 선택적으로 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 이온 에너지 분포의 폭을 감소시키기 위해 상기 바이어스 주파수를 증가시키는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 이온 에너지 분포의 상기 평균 이온 에너지 값을 시프트시키기 위해 상기 바이어스 RF 신호의 바이어스 RF 전력을 조정하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 이온 에너지 분포의 상기 평균 이온 에너지 값이 상기 제 1 이온 에너지 임계값과 상기 제2 이온 에너지 임계값 사이에 유지되는 동안에, 상기 제 1 층의 에칭 레이트를 증가시키기 위해 상기 바이어스 RF 신호의 바이어스 RF 전력을 증가시키는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  5. 제 1 항에 있어서,
    상기 바이어스 주파수는 45 MHz 내지 75 MHz 사이인, 기판을 선택적으로 에칭하는 방법.
  6. 제 1 항에 있어서,
    상기 바이어스 주파수는 30 MHz 내지 80 MHz 사이인, 기판을 선택적으로 에칭하는 방법.
  7. 제 1 항에 있어서,
    상기 바이어스 주파수는 100 MHz 보다 작은, 기판을 선택적으로 에칭하는 방법.
  8. 제 1 항에 있어서,
    상기 바이어스 주파수는 2 MHz 보다 큰, 기판을 선택적으로 에칭하는 방법.
  9. 제 1 항에 있어서,
    상기 바이어스 주파수는 60 MHz 인, 기판을 선택적으로 에칭하는 방법.
  10. 제 1 항에 있어서,
    상기 바이어스 RF 신호의 바이어스 RF 전력은 300 W 인, 기판을 선택적으로 에칭하는 방법.
  11. 제 1 항에 있어서,
    폴리머 증착을 위해 제 2 RF 신호를 인가하는 단계를 더 포함하고,
    상기 제 2 RF 신호는 상기 바이어스 RF 신호의 상기 바이어스 주파수와는 다른 제 2 주파수를 갖는, 기판을 선택적으로 에칭하는 방법.
  12. 제 1 항에 있어서,
    상기 제 1 재료는 장벽 재료를 나타내고, 상기 제 2 재료는 유전체 재료를 나타내는, 기판을 선택적으로 에칭하는 방법.
  13. 제 1 항에 있어서,
    상기 제 1 재료는 유전체 재료를 나타내는, 기판을 선택적으로 에칭하는 방법.
  14. 제 1 항에 있어서,
    상기 바이어스 주파수를 선택하기 위해 다양한 레시피 (recipe) 로 제어된 환경에서 다중의 경험적인 테스트 에칭을 수행하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  15. 제 14 항에 있어서,
    상기 다양한 레시피는 적어도 상기 바이어스 RF 신호에 대한 다양한 바이어스 RF 전력 설정을 포함하는, 기판을 선택적으로 에칭하는 방법.
  16. 제 14 항에 있어서,
    상기 경험적인 테스트 에칭을 통해 적어도 상기 바이어스 RF 신호에 대한 바이어스 RF 전력을 선택하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  17. 제 14 항에 있어서,
    상기 경험적인 테스트 에칭을 통해 적어도, 상기 기판을 에칭하기 위한, 가스 유량을 선택하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  18. 제 14 항에 있어서,
    상기 경험적인 테스트 에칭을 통해 적어도, 상기 기판을 에칭하기 위한, 에천트 조성을 선택하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  19. 제 14 항에 있어서,
    상기 경험적인 테스트 에칭을 통해 적어도, 상기 기판을 에칭하기 위한, 챔버 압력을 선택하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
  20. 제 14 항에 있어서,
    상기 경험적인 테스트 에칭을 통해 적어도, 상기 기판을 에칭하기 위한, 헬륨 냉각 압력을 선택하는 단계를 더 포함하는, 기판을 선택적으로 에칭하는 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) * 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US8222155B2 (en) * 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
JP4714166B2 (ja) * 2006-08-31 2011-06-29 株式会社東芝 基板のプラズマ処理装置及びプラズマ処理方法
JP5014166B2 (ja) * 2007-02-13 2012-08-29 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
KR100978886B1 (ko) 2007-02-13 2010-08-31 가부시키가이샤 히다치 하이테크놀로지즈 플라즈마처리방법 및 플라즈마처리장치
JP6045646B2 (ja) * 2010-08-23 2016-12-14 東京エレクトロン株式会社 プラズマエッチング方法
JP5916056B2 (ja) * 2010-08-23 2016-05-11 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2012104382A (ja) * 2010-11-10 2012-05-31 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法並びにプラズマ処理のバイアス電圧決定方法
JP5894445B2 (ja) 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP2017033982A (ja) * 2015-07-29 2017-02-09 東京エレクトロン株式会社 多層膜をエッチングする方法
US9728421B2 (en) 2015-12-31 2017-08-08 International Business Machines Corporation High aspect ratio patterning of hard mask materials by organic soft masks
US10622217B2 (en) * 2016-02-04 2020-04-14 Samsung Electronics Co., Ltd. Method of plasma etching and method of fabricating semiconductor device using the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135630A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2003100718A (ja) * 2001-09-26 2003-04-04 Tokyo Electron Ltd エッチング方法
JP2003124189A (ja) * 2001-10-10 2003-04-25 Fujitsu Ltd 半導体装置の製造方法
JP2003234331A (ja) * 2001-12-05 2003-08-22 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656123A (en) 1995-06-07 1997-08-12 Varian Associates, Inc. Dual-frequency capacitively-coupled plasma reactor for materials processing
JPH08321495A (ja) 1996-06-19 1996-12-03 Hitachi Ltd プラズマ処理方法
US6090304A (en) 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
GB9930603D0 (en) 1999-12-24 2000-02-16 Surface Tech Sys Ltd Plasma process and apparatus
US20020082881A1 (en) * 2000-10-20 2002-06-27 Price Marc Steven System providing event pricing for on-line exchanges
US6841483B2 (en) 2001-02-12 2005-01-11 Lam Research Corporation Unique process chemistry for etching organic low-k materials
US6617257B2 (en) 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
KR100846761B1 (ko) * 2001-09-11 2008-07-16 삼성전자주식회사 포인터 표시방법, 그 포인팅 장치, 및 그 호스트 장치
JP3898612B2 (ja) * 2001-09-20 2007-03-28 株式会社日立ハイテクノロジーズ プラズマ処理装置及び処理方法
WO2003043072A1 (fr) * 2001-11-14 2003-05-22 Tokyo Electron Limited Procede de gravure et appareil de gravure par plasma
US7256134B2 (en) 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US20050101135A1 (en) * 2003-11-12 2005-05-12 Lam Research Corporation Minimizing the loss of barrier materials during photoresist stripping

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135630A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2003100718A (ja) * 2001-09-26 2003-04-04 Tokyo Electron Ltd エッチング方法
JP2003124189A (ja) * 2001-10-10 2003-04-25 Fujitsu Ltd 半導体装置の製造方法
JP2003234331A (ja) * 2001-12-05 2003-08-22 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置

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