CN102136420A - 等离子体处理系统中的选择性控制 - Google Patents

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Abstract

本发明提供了一种用于穿过半导体基片上给定层来蚀刻功能部分的等离子体处理系统中的方法。该方法包括将基片放在等离子体处理系统的等离子体处理室中。该方法也包括使蚀刻剂气体混合物流入等离子体处理室，该蚀刻剂气体混合物用于蚀刻给定层。该方法还包括由蚀刻剂源气体轰击等离子体。此外，该方法还包括至少部分穿过该给定层蚀刻功能部分，同时向基片施加偏压RF信号。该偏压RF信号具有在约27MHz至约75MHz之间的偏压RF频率；和偏压RF功率分量，其用于使得蚀刻功能部分被以比预定选择性阈值高的对所述基片的第二层的蚀刻选择性蚀刻，或使得部分功能被以所述偏压RF频率根据预定蚀刻速度参数和蚀刻轮廓参数蚀刻。

Description

等离子体处理系统中的选择性控制
本申请是申请号为200480040955.4，申请日为2004年12月21日，申请人为朗姆研究公司，名称为“等离子体处理系统中的选择性控制”的专利申请的分案申请。
技术领域
本发明总的来说涉及基片制造技术，具体地，涉及用于在等离子体处理系统中优化离子能量控制的方法和设备。
背景技术
在例如半导体晶片或玻璃面板等用于平板显示器制造的基片的处理中，经常使用等离子体。例如，作为基片处理(化学汽相沉积、等离子体增强型化学汽相沉积、物理汽相沉积等)的部分，将基片分成多个模片(die)或矩形区域，其中，每个模片或矩形区域都将变成集成电路。接着，通过一系列步骤处理基片，其中有选择地去除(蚀刻工艺)并沉积(沉积工艺)材料，以在其上形成电子元件。
通过在基片上的介电层上形成导电图样来顺序生成集成电路。在示意性的等离子体处理中，在蚀刻前，用硬化感光乳剂薄膜(即，例如光刻胶掩模)涂覆基片。接着，选择性地去除硬化感光乳剂的区域，以露出下层的部分。接着，将基片放在被称为卡盘的基片支撑结构上的等离子体处理室中，该基片支撑结构包括单极或双极电极。接着，使适当的蚀刻剂源气体(例如，C4F8、C4F6、CHF3、CH2F3、CF4、CH3F、C2F4、N2、O2、Ar、Xe、He、H2、NH3、SF6、BCl3、Cl2等)流入室中，并且由一组RF频率轰击，以形成用于蚀刻基片的露出区域的等离子体。通过调整RF频率组来控制等离子体中的离子能量的量，从而优化蚀刻处理。
在称为双镶嵌的普通基片制造方法中，介电层由填充通孔的导电插塞电连接。通常，在介电层中形成开口，接着用传导材料(例如，铝(Al)、铜(Cu)等)填充，以允许两组导电图样之间的电接触。这样，建立了基片上的两个有源区(例如，源区/漏区)之间的电接触。通常通过化学机械抛光(CMP)去除介电层的表面上的多余的导电材料。
通常存在两种制造双镶嵌基片的方法：先通孔(Via-First)和先沟槽(Trench-First)。在先通孔方法的一个实例中，首先用光刻胶涂覆基片，然后光刻图样化通孔。接着，各向异性蚀穿表面盖罩(cap)材料，并且向下蚀穿基片的低K层，并且停止于氮化硅阻挡(barrier)上，刚刚在下面金属层上方。接着，除去通孔光刻胶层，并且涂覆并光刻图样化沟槽光刻胶。将一些光刻胶留在通孔底部，并防止下部通孔在沟槽蚀刻处理中过蚀刻。接着，第二各向异性蚀透表面盖罩材料，并向下蚀刻低K材料到期望的深度。这种蚀刻形成沟槽。接着，除去光刻胶，且利用非常软的低能蚀刻将位于通孔底部的氮化硅阻挡开口(open)，这种蚀刻不会使得下层的铜溅射进通孔。如上所述，使用导电材料(例如，铝(Al)、铜(Cu)等)填充沟槽和通孔，并且通过化学机械抛光(CMP)抛光。尽管先通孔方法已经被广泛用于小尺寸装置，因为它避免了在通孔形成前形成沟槽时出现的光刻胶淤积现象，但是它也易于遭受光刻胶侵蚀(poisoning)。
可选方法是先沟槽。在一个实例中，用光刻胶涂覆基片，并施加沟槽光刻图样。接着，在除去光刻胶之后，各向异性干蚀刻接着穿透表面硬掩模(通常还是SiN、TiN、或TaN)。将另一种光刻胶涂覆到沟槽硬掩模上，接着光刻图样化通孔。接着，第二各向异性蚀刻接着穿透盖罩层，部分向下蚀刻进入低K材料。这种蚀刻形成了部分通孔。接着，利用硬掩模除去光刻胶，以在通孔上进行沟槽蚀刻。接着，沟槽蚀刻穿透盖罩层，部分向下蚀刻低K材料到理想深度。这种蚀刻也清洁了通孔，同时停止在位于通孔底部最终阻挡上。接着利用特定蚀刻使底部阻挡开口。与先通孔技术不同，光刻胶的侵蚀非常少。
然而，使用目前的等离子体处理技术(其中亚微米通孔触点和沟槽具有高纵横比)可能难以满足基片上的高电路密度逐步增长的要求。新型低k薄膜和合成薄膜堆叠的使用对于介电质蚀刻处理工艺及设备提出了一系列新的挑战。
为方便讨论，图1A示出层堆叠100的理想截面图，该层堆叠表示光刻步骤之前的示意性半导体IC的层。在以下讨论中，这里讨论各层之间的空间关系所使用的例如“之上(上面)”和“之下(下面)”等术语可能是但不总是表示所谈到的各个层之间的直接接触。应指出，在各层之上、之下、或之间也可存在其它层。进一步地，不是所有示出的层都必须存在，一些或全部层可用其它不同的层代替。
在层叠100的底部，示出了包含SiO2的层108。在层108之上设置阻挡层104，其通常包含氮化物或碳化物(SiN或SiC)。双镶嵌基片进一步包括一组含有M1 109a-b的金属层，该金属层通常包含铝或铜。在阻挡层104之上设置包括低K材料(例如，SiOC等)的中间介电(IMD)层106。在IMD层106上面可设置通常包括SiO2的盖罩层103。在盖罩层103之上可沉积通常包括TiN、SiN、或TaN的沟槽掩模层102。
图1B示出在进一步增加光刻胶层110和BARC层112后，图1A的层堆叠100的相当理想化的截面图。图1C示出在已经通过光刻处理光刻胶层110和BARC层112后，图1B的层堆叠100的相当理想化的截面图。在此实例中，用一组沟槽114a-b生成光刻胶掩模图样。
图1D示出在等离子体系统中处理沟槽掩模层101，进一步将沟槽114a-b延伸到盖罩层103后，图1C的层堆叠100的截面图。图1E示出去除光刻胶层110和BARC层112后，图1D的层堆叠100的截面图。
图1F示出为了生成第二金属层以及将其连接至第一金属层109a-b的通孔而设置第二光刻胶层116和BRAC层118后，图1E的层堆叠100的截面图。图1G示出将光刻胶层开口并在IMD层106中执行部分蚀刻以产生通孔后，图1F的层堆叠100的截面图。图1H示出在去除光刻胶层110和BARC层112并执行额外的蚀刻处理以将沟槽延伸到理想深度并蚀穿停止在阻挡层104上的通孔后，图1G的层堆叠100的截面图。在图1I中，使用例如CH2F2、CH3F等蚀穿阻挡层104。在图1J中，在抛光层堆叠100向下直至盖罩层103执行化学机械抛光处理，并且已经沉积导电材料(例如，铝(Al)、铜(Cu)等)以接触存在的M1金属材料。
在典型的等离子体处理系统中，可使用第一RF能源来产生用于处理基片的离子团。一般而言，可以说由该第一RF能源产生用于离解(dissociate)离子的源RF信号。另外，存在另一种RF能源，其用于通过等离子体产生偏压并且引导等离子体远离等离子体处理系统内的结构并将其引向基片。一般而言，可以说由该第二RF能源生成用于控制离子能量的偏压RF信号。
例如，双频三极管构造可以具有位于室顶部处的源RF发生器，以及被耦合以向基片提供偏压RF信号的偏压RF发生器。现在参考图2A，示出双频三极管等离子体处理系统200的简化图。典型的结构是使用充分高频的源RF发生器202(例如，27MHz、60MHz、或100MHz)，以向上部电极提供相应的源RF信号；并使用充分低频的偏压RF发生器204(例如，8KHz、2MHz、或3MHz)，以向耦合至基片的下部电极提供相应的偏压RF信号。
双频二极管构造可以具有被耦合以向基片提供源RF信号和偏压RF信号的源RF发生器和偏压RF发生器。现在参考图2B，示出了双频二极管等离子体处理系统250的简化图。等离子体206形成在基片上，并且被加速向下进入基片，以通过在等离子体和充以负电的晶片之间形成的电场，物理轰击并蚀刻基片上的硅或其它材料。典型结构是提供充分高频的源RF发生器252(例如，27MHz、60MHz、或100MHz)和充分低频的偏压RF发生器254(例如，8KHz、2MHz、或3MHz)，以向耦合至基片的下部电极提供源RF信号和偏压RF信号。
单频二极管构造可具有被耦合以向基片提供偏压RF信号的单偏压RF源。现在参考图2C，示出单频二极管等离子体处理系统270的简化图。等离子体206形成在基片上，并且被加速向下进入基片，以通过在等离子体和充以负电的晶片之间形成的电场，物理轰击并蚀刻基片上的硅或其它材料。典型结构为提供单频偏压RF发生器252(例如，13.56MHz)，以向耦合至基片的下部电极提供偏压RF信号。
尽管不希望被理论束缚，但等离子体中的快速移动的电子常常易于被壁或其它边界吸收。为了保持等离子体中的电荷平衡，可以在每个壁或边界(例如，基片附近的壁或边界)的附近形成薄的正离子外壳。这产生以足够的能量使等离子体中的离子加速进入壁或边界的电场。如果等离子体没有被适当地优化，则在基片表面上会产生刻面(faceting)或拐角溅射(或侵蚀)。刻面是基片中(例如，在沟槽侧壁中)非线性轮廓的结果。拐角溅射是对额外材料(特别是待蚀刻的轮廓上部拐角处的材料)的非理想去除而造成的结果。
在双镶嵌蚀刻中，对刻面和不想要的拐角溅射的精确控制变得很重要，特别是在其中使用无插塞或多层硬掩模的铜双镶嵌蚀刻中(例如，先沟槽双镶嵌介电蚀刻中)。至今，没有尝试采用RF构造，特别是偏压RF发生器的RF构造，以使刻面和不想要的拐角溅射最少化，使处理窗最大化，并且获得想要的垂直蚀刻轮廓。
发明内容
在一个实施例中，本发明涉及在等离子体处理系统中用于至少部分地穿过半导体基片上的给定层蚀刻功能部分(feature，又称为轮廓)的方法。该方法包括将基片放在等离子体处理系统的等离子体处理室中。该方法还包括使蚀刻剂气体混合物流入等离子体处理室，这种蚀刻剂气体混合物用于蚀刻给定层。该方法另外还包括由蚀刻剂源气体轰击等离子体。此外，该方法包括至少部分地穿过该给定层蚀刻功能部分，同时向基片施加偏压RF信号，该偏压RF信号具有在约45MHz至约75MHz之间的偏压RF频率。该偏压RF信号进一步具有偏压RF功率分量，偏压RF功率分量用于使得所蚀刻的功能部分被以高于预定选择性阈值的对基片的第二层的蚀刻选择性进行蚀刻。
在另一实施例中，本发明涉及一种在等离子体处理系统中用于穿过半导体基片上的介电层蚀刻功能部分的方法。该方法包括：将基片放置在等离子体处理系统的等离子体处理室中，并使蚀刻剂气体混合物流入等离子体处理室，蚀刻剂气体混合物用于蚀刻介电层。该方法进一步包括由蚀刻剂源气体轰击等离子体。该方法另外包括穿过介电层蚀刻功能部分，同时将偏压RF信号施加到基片，偏压RF信号具有约27MHz至约90MHz之间的偏压RF频率。偏压RF信号进一步具有用于偏压RF功率分量，偏压RF功率分量用于使得所述功能部分被以所述偏压RF频率根据预定蚀刻速度参数和蚀刻轮廓参数蚀刻。
将结合随后的附图和下面本发明的详细描述更详细地描述本发明的这些和其它特性。
附图说明
参考实例示出本发明，而并未限制本发明，在附图中，相同的标号表示相同的元件；其中：
图1A-J示出进行双镶嵌处理的示意性层堆叠100的截面图；
图2A示出双频三极管等离子体处理系统的简化图；
图2B示出双频二极管等离子体处理系统的简化图；
图2C示出单频三极管等离子体处理系统的简化图；
图3示出其中由于不充分优化的等离子体而刻面蚀刻轮廓的层堆叠；
图4示出其中由于不充分优化的等离子体造成蚀刻不完全的层堆叠；
图5示出根据本发明的一个实施例在给定功率电平将刻面和蚀刻速度与RF频率进行比较的简化图；
图6示出分别用于假设的MATERIAL_1和MATERIAL_2的蚀刻阈值；
图7示出用于2MHz、60MHz、和100MHz RF信号的某些示意性离子能量分布；
图8A示出在各个偏压RF功率的2MHz RF信号的响应；
图8B示出在各个偏压RF功率的60MHz RF信号的响应；
图8C示出在各个偏压RF功率的100MHz RF信号的响应；
图9A示出其中蚀刻选择性较高但蚀刻速度较低的情形；
图9B示出其中无论偏压RF功率设置如何2MHz的RF信号都对MATERIAL_2造成不期望得到的蚀刻的情形；
图9C示出选择适当的RF频率的情形；以及
图10示出根据本发明的实施例向第二材料提供高选择性同时蚀穿包括第一材料的第一层的蚀刻技术。
具体实施方式
现在将参考附图中所示的本发明的几个优选实施例详细描述本发明。在以下的描述中，为了提供对本发明的透彻理解，将阐述多个具体细节。然而，对本领域的技术人员来说是显而易见的，没有这些具体细节的一些或全部也可实施本发明。在其它情况下，为了避免对本发明造成不必要的混淆，没有详细描述众所周知的处理步骤和/或结构。
尽管不希望被理论束缚，但发明人相信，在等离子体处理系统中，刻面和/或拐角溅射(一般地，蚀刻轮廓)受离子能量的强烈影响。反过来，离子能量受偏压RF信号的RF构造的强烈影响，特别是受偏压RF信号的频率分量的强烈影响。离子能量也受偏压RF信号的功率分量的影响。因此本发明作为在等离子体处理系统中的偏压RF信号构造使用，以使刻面和/或拐角溅射最小化，和/或改善介电蚀刻中，特别是介电蚀穿低K层中的垂直蚀刻轮廓。
人们相信，等离子体通常包括弱电离等离子体。由于等离子体放电被RF驱动并弱电离化，所以等离子体中的电子没有与离子处于热平衡中。即，在较重的离子通过与背景气体(例如，氩等)碰撞有效地交换能量时，电子吸收热能。由于电子的质量比离子小很多，所以电子热速度比离子热速度大得多。这往往造成移动较快的电子遗失到等离子体处理系统内的表面，随后在等离子体与表面之间产生带正电的离子外壳。
接着，进入外壳的离子加速进入表面。较低的偏压RF频率往往使等离子体离子在不到一个RF周期内穿过外壳。一般而言，较低的偏压RF频率易于形成较高的离子能量，如果没有最优化RF偏压信号，则将导致刻面和/或拐角溅射。同样，较高的偏压RF频率往往使等离子体离子经过几个RF周期穿过外壳。一般而言，较高的偏压RF频率易于形成较低的离子能量，如果没有最优化RF偏压信号，则这将导致不充分的蚀刻或非各向异性蚀刻。
人们相信，如果没有适当地最优化离子能量，则将蚀刻放慢到蚀刻速度对于有效生产变得过慢的点。可选地和/或另外地，形成刻面和/或拐角溅射。
图3示出，在用于生成第二金属层并且蚀穿通孔以接触阻挡层104的IMD沟槽蚀刻期间没有优化离子能量的情形下，形成拐角溅射和/或刻面。与图1H中的蚀刻轮廓118相比，蚀刻轮廓416由于过多的离子能量(例如，通过使用具有过低频率的偏压RF信号)已经被过度腐蚀，形成几个刻面和/或拐角溅射。通过从掩模层102和IMD层106中的拐角区域去除的多余材料可以清楚地看到该拐角溅射。
图4示出，在用于生成第二金属层并且蚀穿通孔以接触阻挡层104的IMD沟槽蚀刻期间没有被优化离子能量的情况下，形成锥形沟槽轮廓和不完整的通孔蚀刻。
现在，参考图5，示出比较刻面(用虚线表示，参照轴502测量)与通过低K层的蚀刻速度(用实线表示，参照轴504测量)，作为给定功率电平的偏压RF频率(在轴506上示出)的函数的简化图。可使用传统的刻面测量方法测量刻面。图5用于示出随着偏压RF频率的提高(例如，在我们的实例中从约2MHz到约60MHz)，蚀刻速度提高，且刻面/拐角溅射量减少。具体而言，到约30MHz，蚀刻速度快速提高，接着到约60MHz，提高速度减慢，直到约70MHz蚀刻速度基本上变平直。在约70MHz之后(例如从约70MHz到约100MHz)，蚀刻速度开始显著变慢，表示现在的离子能量等级低于有效蚀刻所需的能量等级。
在60MHz的偏压RF频率512，发明人观察到，当刻面接近其最小值时，蚀刻速度最大。然而，当偏压RF信号在约30MHz至约80MHz之间时，存在有利的处理窗口，当偏压RF信号在约45MHz和约75MHz之间时，甚至存在更有利的处理窗口，其中蚀刻速度高且刻面/拐角溅射低。
一般而言，提高给定偏压RF频率设定的偏压RF功率将造成蚀刻速度对刻面/拐角溅射的量的增加。过大的偏压RF功率将造成刻面/拐角溅射的过量，而过小的偏压RF功率将使蚀刻速度过度减小。因此，功率设定是用于控制该处理工艺，以使其保持理想的蚀刻速度对刻面/拐角溅射参数的另一调节器(knob)。
根据本发明的一个实施例，为了最优化等离子体蚀刻速度，同时也最小化等离子体处理系统中的刻面，可以使用频率在约27MHz至约90MHz之间的偏压RF信号，用于蚀穿低K介电层的双镶嵌沟槽。偏压频率很重要，因为它控制着离子能量分布。在较高的偏压频率，离子能量分布窄，这有助于减少拐角溅射/刻面问题。通过偏压RF频率/偏压RF功率的最优组合优选偏压RF信号，使得离子能量最优和最小，和/或实现商业上可接受的刻面和拐角溅射，同时保持商业上可接受的垂直轮廓。这里所用的术语，“商业上可接受”，表示结果满足在制造过程中最终半导体产品的合格操作规范。对于测试基片，可以仅凭经验确定最佳偏压频率/偏压功率组合，并且在生产期间可以使用得到的最佳参数。当然，最佳频率/偏压功率组合根据所使用的化学反应和所蚀刻层的成分而改变。
例如，对于约27MHz的偏压频率，RF功率设定可在约100W至约1500W之间，更优选地在约200W至1,200W之间，并且优选为约400W。例如，在约90MHz的偏压频率，RF功率设定可在约200W至约2,000W之间，更优选地在约400W至1,500W之间，并且优选为约1,000W。
根据本发明的另一实施例，为了最优化等离子体蚀刻速度，同时也使双频三极管等离子体处理系统中的刻面最小，可使用频率在约30MHz至约80MHz之间的偏压RF信号。优选地，通过偏压RF频率/偏压RF功率的最优组合来优选偏压RF信号，使得控制离子能量并使其最小，和/或实现商业上可接受的刻面和拐角溅射，同时保持商业上可接受的垂直轮廓。例如，在约30MHz的偏压频率，RF功率设定可在约100W至约1500W之间，更优选地在约200W至1,200W之间，优选为约400W。例如，在约80MHz的偏压频率，RF功率设定可在约200W至约1,800W之间，更优选地在约400W至1,200W之间，优选为约800W。
根据本发明的另一实施例，为了最优化等离子体蚀刻速度，同时也使双频三极管等离子体处理系统中的刻面最小化，可使用频率在约45MHz和约75MHz之间的偏压RF信号。优选地，通过偏压RF频率/偏压RF功率的最优组合来优选偏压RF信号，使得控制离子能量并使其最小，和/或实现商业上可接受的刻面和拐角溅射，同时保持商业上可接受的垂直轮廓。例如，在约45MHz的偏压频率，RF功率设定可在约100W至约1500W之间，更优选地在约200W至1,200W之间，优选为约400W。例如，在约75MHz的偏压频率，RF功率设定可在约200W至约1,800W之间，更优选地在约400W至1,200W之间，优选为约800W。
根据本发明的另一实施例，为了最优化等离子体蚀刻速度，同时也使双频三极管等离子体处理系统中的刻面最小化，发现频率约为60MHz的偏压RF信号特别适合。优选地，通过偏压RF频率/偏压RF功率的最优组合来优选偏压RF信号，使得控制离子能量并使其最小，和/或实现商业上可接受的刻面和拐角溅射，同时保持商业上可接受的垂直轮廓。例如，在约60MHz的偏压频率，RF功率设定可在约200W至约1,500W之间，更优选地在约400W至1,000W之间，优选为约600W。
结合上述准则，类似于图5的曲线图也为工艺工程师提供了一种使特定介电蚀刻工艺与等离子体处理室构造一致的方式。如果对于感兴趣的偏压RF频率范围和/或感兴趣的RF功率设定范围，凭经验获得蚀刻速度对刻面/拐角溅射的一组数据，则工艺工程师能够更精确地获得具有用于特定介电蚀刻工艺和/或特定等离子体处理系统的偏压RF频率调节器和偏压RF功率调节器的理想的处理窗，同时还能获得对应于蚀刻速度和刻面/拐角溅射(通常为蚀刻轮廓)的理想参数(即，在特定值或可接受范围内的值)。
根据以上详述，应指出，等离子体处理室可以为双频设计，即，其具有分离的源RF信号和分离的偏压RF信号。可以将源RF信号和偏压RF信号设置在双频二极管构造(其中源RF信号和偏压RF信号均施加到基片上，例如在由Fremont，CA的Lam Research Corporation提供的ExcelanTM系列机中)、双频三极管构造(其中仅将RF偏压信号施加到基片上)中。
另外，等离子体处理室可以为单频设计，即，仅有RF偏压信号，而无分开的源RF信号。因为偏压RF信号控制离子能量，所以对偏压RF信号的适当控制产生刻面和拐角溅射理想的最小化，同时保持商业上可接受的垂直轮廓。已经发现，采用单频率设计，在约45MHz至约75MHz之间的偏压RF频率信号具体地用于最小化刻面和/或拐角溅射，同时保持上述商业上可接受的垂直蚀刻轮廓。具体而言，已经发现，在以约60MHz的偏压RF信号工作时，单频设计特别适于最小化刻面和/或拐角溅射，同时保持上述商业上可接受的用于双镶嵌沟槽蚀刻的垂直蚀刻轮廓。
并且，不必具有电容耦合等离子体设计的等离子体处理室。例如，顶部RF源可以为感应线圈(例如，可使用来自于Fremont，CA的Lam Research Corporation的TCPTM等离子体蚀刻机中的感应线圈)，并且仍向基片提供偏压RF信号并在蚀刻期间被控制。同样，顶部RF源可以是ECR(电子回旋共振)源，并且仍向基片提供偏压RF信号并在蚀刻期间被控制。事实上，可想到，由于本发明涉及控制偏压RF频率和/或偏压RF功率，以实现理想的蚀刻速度和低刻面/拐角溅射参数，所以可使用任意RF信号产生装置供应源RF信号。
本发明的优点包括在等离子体处理系统中最优化RF结构，其中使用频率最优组和功率设定最优组基本控制刻面。另外的优点包括在双镶嵌等离子体处理应用中最优化RF结构，以基本控制刻面。
这里发明人进一步实现，可以通过选择RF频率和RF偏压功率的适当组合更精确地调节蚀刻选择性。更具体地，通过选择具有窄离子能量分布的RF频率，可以控制(dial)偏压RF功率以比另一层高得多的速度有选择地蚀刻一个层。
参考下表和下图可更好地理解这一方面。如所知的，不同材料在其构成的原子和分子之间具有分别不同的化学键能。下表1示出一些示意性材料的化学键能值。
  材料   D°298/KJmol-1   电子-伏(eV)
  Si-Si   325   3.26
  O-Si   799   8.28
  F-Si   553   5.73
  Cl-Si   406   4.21
  C-Si   451   4.67
  N-Si   470   4.87
表1
如所示，与Si-C(4.67电子-伏)的化学键相比，氧化物(Si-O)具有更强的化学键(8.28电子-伏)。相反，与硅(Si-Si的3.26电子-伏)相比，碳化硅(Si-C)具有更强的化学键。
相应地，蚀刻这些材料所需要的离子能量阈值不同。图6示出分别用于假设的MATERIAL_1和MATERIAL_2的蚀刻阈值。注意，用于MATERIAL_2的离子能量阈值602比用于MATERIAL_1的离子能量阈值604高很多。如果可调整离子能量，使得将大部分离子能量集中在604与602间的区域内，而在点602的右边的区域中几乎没有或很少，则可以实现对于MATERIAL_1的高选择性蚀刻。
发明人进行的研究表明，随着RF频率的减小，观察到两种现象：1)离子能量分布趋向于更宽；以及2)RF功率设定的敏感度趋向于增大。相反，随着RF频率的增大，离子能量分布趋向于更窄，且对RF功率设定的敏感度趋向于减小。
图7示出用于2MHz、60MHz、和100MHz RF信号的一些示意性离子能量分布。如所示，用于2MHz RF信号的离子能量分布(702)比与60MHz RF信号相关的离子能量分布(704)或与100MHz RF信号相关的离子能量分布(706)宽得多。100MHz RF信号具有比60MHz RF信号边界(marginally)更窄的离子能量分布。
根据图7，可以期望RF信号的频率更高，离子能量分布更窄，因此，可以通过选择可用的最高RF频率，使得蚀刻更具选择性。如果希望大部分离子能量可以较窄地集中于紧邻MATERIAL_2的蚀刻阈值左侧的区域(例如，由参考标号606示出的位置)，则结果是产生用于SiC的最高蚀刻速度，并且即使有也会很少蚀刻SiO2，即，选择性更高，并且更有利。
然而，发明人已发现，超出一定的RF频率范围，则响应变得饱和。为了说明这种现象，参考下面的简化图(为了方便讨论，未按比例绘制)。图8A示出以800W偏压RF功率的60MHz RF信号(802)作为基信号的响应。分别示出额外的2MHz RF的25W偏压功率的基信号(804)、额外的2MHz RF的50W偏压功率的基信号(806)、额外的2MHz RF的100W偏压功率的基信号(808)、额外的2MHz RF的200W偏压功率的基信号(810)、以及额外的2MHz RF的400W偏压功率的基信号(812)的响应。提供800W偏压功率60MHz的基信号，以帮助产生等离子体。注意，离子能量分布的宽度(WIDTH)趋向于变宽，且平均值移动到右边，从而离子能量趋向于大于400W的偏压RF功率所产生的离子能量(例如，与50W的偏压RF功率相比)。
图8B示出60MHz的RF信号分别在100W偏压RF功率(852)、200W偏压RF功率(854)、400W偏压RF功率(856)、800W偏压RF功率(858)、和1,100W偏压RF功率(860)的响应。注意，在更高的偏压RF功率下离子能量分布的宽度(WIDTH)趋向于稍微变大(但是没到与图8A的2MHz信号相同的程度)。更重要地，平均值移动到右边，从而使在1,100W的偏压RF功率的离子能量趋向于更高(例如，与200W的偏压RF功率相比)。
图8C示出100MHz的RF信号分别在200W偏压RF功率(882)、400W偏压RF功率(884)、和800W偏压RF功率(886)的响应。注意，离子能量分布的宽度基本保持相同，但是平均值根据偏压RF功率设定稍微向左和向右移动。图8C、8B、和8A之间的比较表明，在100MHz，因为对应于偏压RF功率电平的变化，平均离子能量值很少移动，响应变得饱和。
因此，对于某些蚀刻，尽管选择性可能较高，但使用100MHz不能产生最大可能的蚀刻速度。这在图9A中示出，其中偏压RF功率分别被设定为200W(902)、400W(904)、和800W(906)，且蚀刻的结果是相对较慢地蚀穿MATERIAL_1。在极端情形下，无论偏压RF功率设定如何，离子能量分布都可以保持在点604左边。在此情形下，可以说不蚀刻MATERIAL_1是可能的。
图9B示出另一极端，其中无论偏压RF功率设定如何，2MHzRF信号912都导致MATERIAL_2的蚀刻。这是因为2MHz RF信号的离子能量分布相对宽，并且不能实现离子能量在点602至604间的区域中的精确集中。尽管改变偏压RF功率将造成2MHz RF信号的离子能量分布向左或向右移动，但关键是不能对MATERIAL_2进行令人满意的选择性蚀刻。
图9C示出其中选择适当的RF频率的情形。在此情形下，离子能量被集中，并且令人满意地对应于偏压RF功率设定，其考虑到宽的处理窗。在图9C中，示意性的RF频率为60MHz。通过在200W(914)、300W(912)、和400W(910)之间改变偏压RF功率，可能将大部分离子能量集中在对MATERIAL_1的蚀刻速度最高，但对MATERIAL_2基本上无蚀刻的区域中。在图9C的实例中，这通过选择60MHz的RF频率和300W的偏压RF功率来实现。
注意，本发明的这一方面使用所调节的RF频率和/或偏压RF功率设定来蚀刻轮廓，以实现高选择性。如所周知的，蚀刻可包括多个频率。例如，在蚀穿阻挡层期间，具有特定RF频率的一个RF信号可负责蚀穿阻挡层，同时具有另一RF频率的另一RF信号可以通过在光刻胶表面上或被蚀刻的轮廓的侧壁上沉积聚合物来改善蚀刻，从而保护这些区域免受过度轰击。
本发明尽管提出了第一分量(即，选择负责蚀刻动作的适当的RF信号)，但不排除使用具有不同RF频率的其它RF信号，以改善蚀刻。此外，尽管为了说明目的选择60MHz，但适当的频率取决于室的设计、被蚀刻和/或被保护的特定材料、使用的蚀刻剂、和其他因素。例如，期望的频率在约30MHz到约80MHz的范围内，更优选地在约45MHz到约75MHz的范围内，优选在约60MHz的频率可能有利于高选择性低K介电蚀刻。
在一个实施例中，预期本发明对于提供穿过SiN和/或SiC层的阻挡蚀刻非常有用。通过选择适当的RF频率和/或RF偏压功率，可实现对介电层的高选择性。参考图1H，作为层104示出阻挡层，且这种蚀刻可被设计为蚀穿阻挡层104直至下面的金属层109，而不会过度轰击沉积在沟槽中的(介电层106的)介电肩状部(dielectric shoulder)。对介电材料具有高选择性的阻挡蚀刻确保将保留通孔的结果，而不是错误地向下延伸已存在的沟槽直至金属层109。在另一实施例中，本发明对于蚀刻介电层非常有用在某种意义上是选择基片上的另一层。
图10是根据本发明的实施例示出在蚀穿包括第一材料的第一层同时向第二材料提供高选择性的蚀刻技术。在步骤1002中，确定RF频率。例如，涉及在被控制的环境(例如，工厂环境)中执行具有不同配方的多个经验测试蚀刻，以选择最满意的RF频率。例如，选择RF频率，其产生穿过第一层的第一材料，并且对第二材料具有高选择性并令人满意地响应偏压RF功率的高蚀刻速度。在步骤1004中，选择对于所选RF频率的偏压RF功率。该偏压RF功率优选为其提供穿过第一材料的最高蚀刻速度同时很少或基本不蚀刻第二层的第二材料。
在一个实施例中，可颠倒步骤1002和1004。换言之，可将RF功率范围提供给工艺工程师，工艺工程师可执行经验测试蚀刻，以确定提供穿过第一材料的高蚀刻速度和对第二材料的高选择性的最佳组合的RF频率。一般而言，工艺工程师将选择允许蚀刻选择性超过预定选择性阈值的RF频率和偏压RF功率的组合。
在步骤1006，向生产环境提供获得的配方，该配方包括选择的RF频率和偏压RF功率，也可以包括其他参数，例如气流速度、蚀刻剂成分、室压、氦冷却压力等。然后，在生产环境(例如，为了商业盈利目的蚀刻晶片的设备)中，可利用所提供的配方制造蚀刻的产品(例如，蚀刻的晶片等)。随后，蚀刻的产品被制成集成电路芯片，以将其集成到电子装置中，例如，计算机或消费电子装置。
虽然已经就几个优选实施例描述了本发明，仍存在落入本发明的范围内的变化、改变、和等同替换。例如，尽管已经结合Lam Research等离子体处理系统(例如，ExelanTM、Exelan HPTM、Exelan HPTTM、Exelan2300TM等)描述了本发明，但是也可使用其它等离子体处理系统。还应指出，本发明实施方法存在多种可选方式。
尽管已经公开示范实施例和最佳方式，但可对所公开的实施例做出更改和改变，而不超出由所附权利要求限定的本发明的主题和精神。

Claims (20)

1.一种在等离子体处理系统中选择性蚀刻基片的方法，所述等离子体处理系统包括上部电极和下部电极，所述基片包括由第一材料形成的第一层和和由第二材料形成的第二层，所述第一材料具有用于蚀刻的第一离子能量阈值，所述第二材料具有用于蚀刻的第二离子能量阈值，所述第二离子能量阈值大于所述第一离子能量阈值，所述方法包含：
将所述下部电极耦合于所述基片；
向所述下部电极提供偏压RF信号以产生离子能量分布；以及
将所述偏压RF信号的偏压频率配置为：
所述离子能量分布的平均离子能量值在所述第一离子能量阈值和所述第二离子能量阈值之间，以及
所述第一离子能量阈值和所述离子能量分布的所述平均离子能量值之间的第一差大于所述第二离子能量阈值和所述离子能量分布的所述平均离子能量值之间的第二差。
2.根据权利要求1所述的方法，进一步包含增加所述偏压频率以减小所述离子能量分布的宽度。
3.根据权利要求1所述的方法，进一步包含调整所述偏压RF信号的偏压RF功率以移动所述离子能量分布的所述平均离子能量值。
4.根据权利要求1所述的方法，进一步包含增加所述偏压RF信号的偏压RF功率以增加所述第一层的蚀刻率，同时保持所述离子能量分布的所述平均离子能量值在所述第一离子能量阈值和所述第二离子能量阈值之间。
5.根据权利要求1所述的方法，其中所述偏压频率在45MHz和75MHz之间。
6.根据权利要求1所述的方法，其中所述偏压频率在30MHz和80MHz之间。
7.根据权利要求1所述的方法，其中所述偏压频率小于100MHz。
8.根据权利要求1所述的方法，其中所述偏压频率大于2MHz。
9.根据权利要求1所述的方法，其中所述偏压频率是60MHz。
10.根据权利要求1所述的方法，其中所述偏压RF信号的偏压RF功率是300W。
11.根据权利要求1所述的方法，进一步包含施加第二RF信号以进行聚合物沉积，所述第二RF信号具有不同于所述偏压RF信号的所述偏压频率的第二频率。
12.根据权利要求1所述的方法，其中所述第一材料代表阻挡材料，而所述第二材料代表介电材料。
13.根据权利要求1所述的方法，其中所述第一材料代表介电材料。
14.根据权利要求1所述的方法，进一步包含在可控环境中用各种配方执行多次经验测试蚀刻以选择所述偏压频率。
15.根据权利要求14所述的方法，其中所述各种配方至少包括所述偏压RF信号的各种偏压RF功率设定。
16.根据权利要求14所述的方法，进一步包含通过所述经验测试蚀刻至少选择所述偏压RF信号的偏压RF功率。
17.根据权利要求14所述的方法，进一步包含通过所述经验测试蚀刻至少选择用于蚀刻所述基片的气流速度。
18.根据权利要求14所述的方法，进一步包含通过所述经验测试蚀刻至少选择用于蚀刻所述基片的蚀刻剂成分。
19.根据权利要求14所述的方法，进一步包含通过所述经验测试蚀刻至少选择用于蚀刻所述基片的室压。
20.根据权利要求14所述的方法，进一步包含通过所述经验测试蚀刻至少选择用于蚀刻所述基片的氦冷却压力。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039263A (zh) * 2016-02-04 2017-08-11 三星电子株式会社 等离子体蚀刻的方法
CN107710391A (zh) * 2015-07-29 2018-02-16 东京毅力科创株式会社 对多层膜进行蚀刻的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) * 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US8222155B2 (en) * 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
JP4714166B2 (ja) * 2006-08-31 2011-06-29 株式会社東芝 基板のプラズマ処理装置及びプラズマ処理方法
JP5014166B2 (ja) * 2007-02-13 2012-08-29 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
KR100978886B1 (ko) 2007-02-13 2010-08-31 가부시키가이샤 히다치 하이테크놀로지즈 플라즈마처리방법 및 플라즈마처리장치
JP6045646B2 (ja) * 2010-08-23 2016-12-14 東京エレクトロン株式会社 プラズマエッチング方法
JP5916056B2 (ja) * 2010-08-23 2016-05-11 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2012104382A (ja) * 2010-11-10 2012-05-31 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法並びにプラズマ処理のバイアス電圧決定方法
JP5894445B2 (ja) * 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US9728421B2 (en) 2015-12-31 2017-08-08 International Business Machines Corporation High aspect ratio patterning of hard mask materials by organic soft masks

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656123A (en) 1995-06-07 1997-08-12 Varian Associates, Inc. Dual-frequency capacitively-coupled plasma reactor for materials processing
JPH08321495A (ja) 1996-06-19 1996-12-03 Hitachi Ltd プラズマ処理方法
US6090304A (en) 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
JP2001135630A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置の製造方法
GB9930603D0 (en) 1999-12-24 2000-02-16 Surface Tech Sys Ltd Plasma process and apparatus
US20020082881A1 (en) * 2000-10-20 2002-06-27 Price Marc Steven System providing event pricing for on-line exchanges
US6841483B2 (en) 2001-02-12 2005-01-11 Lam Research Corporation Unique process chemistry for etching organic low-k materials
US6617257B2 (en) 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
KR100846761B1 (ko) * 2001-09-11 2008-07-16 삼성전자주식회사 포인터 표시방법, 그 포인팅 장치, 및 그 호스트 장치
JP3898612B2 (ja) * 2001-09-20 2007-03-28 株式会社日立ハイテクノロジーズ プラズマ処理装置及び処理方法
JP5038567B2 (ja) * 2001-09-26 2012-10-03 東京エレクトロン株式会社 エッチング方法
JP2003124189A (ja) * 2001-10-10 2003-04-25 Fujitsu Ltd 半導体装置の製造方法
WO2003043072A1 (fr) * 2001-11-14 2003-05-22 Tokyo Electron Limited Procede de gravure et appareil de gravure par plasma
JP2003234331A (ja) * 2001-12-05 2003-08-22 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
US7256134B2 (en) 2003-08-01 2007-08-14 Applied Materials, Inc. Selective etching of carbon-doped low-k dielectrics
US20050101135A1 (en) * 2003-11-12 2005-05-12 Lam Research Corporation Minimizing the loss of barrier materials during photoresist stripping

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107710391A (zh) * 2015-07-29 2018-02-16 东京毅力科创株式会社 对多层膜进行蚀刻的方法
CN107710391B (zh) * 2015-07-29 2020-12-25 东京毅力科创株式会社 对多层膜进行蚀刻的方法
CN107039263A (zh) * 2016-02-04 2017-08-11 三星电子株式会社 等离子体蚀刻的方法

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Publication number Publication date
TWI360175B (en) 2012-03-11
JP2007516622A (ja) 2007-06-21
WO2005062885A3 (en) 2006-09-28
JP5161461B2 (ja) 2013-03-13
US7517801B1 (en) 2009-04-14
KR20060115905A (ko) 2006-11-10
CN102136420B (zh) 2013-03-20
IL176466A (en) 2010-05-31
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EP1697970A4 (en) 2008-08-06
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