JP2001135630A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001135630A
JP2001135630A JP31908699A JP31908699A JP2001135630A JP 2001135630 A JP2001135630 A JP 2001135630A JP 31908699 A JP31908699 A JP 31908699A JP 31908699 A JP31908699 A JP 31908699A JP 2001135630 A JP2001135630 A JP 2001135630A
Authority
JP
Japan
Prior art keywords
film
gas
fluorine
containing organic
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31908699A
Other languages
English (en)
Inventor
Nobuhiro Jiwari
信浩 地割
Shinichi Imai
伸一 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP31908699A priority Critical patent/JP2001135630A/ja
Publication of JP2001135630A publication Critical patent/JP2001135630A/ja
Priority to US10/600,606 priority patent/US20040005789A1/en
Pending legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/60—Deposition of organic layers from vapour phase
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D5/00—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures
    • B05D5/08—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures to obtain an anti-friction or anti-adhesive surface
    • B05D5/083—Processes for applying liquids or other fluent materials to surfaces to obtain special surface effects, finishes or structures to obtain an anti-friction or anti-adhesive surface involving the use of fluoropolymers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 成膜工程が複雑にならないと共に地球温暖化
を招くことなく、フッ素含有有機膜を堆積できるように
する。 【解決手段】 半導体基板１００の上に、第１のシリコ
ン酸化膜１０１、金属膜１０２及び第２のシリコン酸化
膜１０３を順次形成した後、レジストパターン１０４を
マスクとし且つＣ5Ｆ8ガスを主成分とするエッチングガ
スを用いてドライエッチングを行なって、第２のシリコ
ン酸化膜１０３からなるハードマスク１０５を形成す
る。ハードマスク１０５をマスクとして金属膜１０２に
対してドライエッチングを行なって金属配線１０６を形
成した後、Ｃ5Ｆ8ガスを主成分とする原料ガスを用い
て、金属配線１０６同士の間及び上面にフッ素含有有機
膜からなる層間絶縁膜１０７を堆積する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、比誘電率が低いフ
ッ素含有有機膜を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年めざましく進歩した半導体プロセス
技術の進歩により半導体素子及び金属配線の微細化及び
高集積化が図られているが、これに伴って、金属配線に
おける信号の遅延が半導体集積回路の動作速度に大きな
影響を及ぼすようになってきている。
【０００３】このため、炭素原子及びフッ素原子を主成
分とし、比誘電率がＳｉＯ2 膜又はＳｉＯＦ膜等の無機
膜よりも低いフッ素含有有機膜（フルオロカーボン膜）
を堆積する技術が望まれる。
【０００４】そこで、ＣＦ4 ガス、Ｃ2Ｆ6ガス、Ｃ3Ｆ8
ガス又はＣ4Ｆ8ガス等を原料ガスとして用いるプラズマ
ＣＶＤ法により、フッ素含有有機膜を堆積する方法が知
られている。このようにして得られるフッ素含有有機膜
の比誘電率は、２程度であって、前述のＳｉＯＦ膜の比
誘電率（３．５〜３．８程度）よりも低いので、フッ素
含有有機膜を金属配線同士の間又は上面に堆積すると、
金属配線における信号遅延を低減することができる。
【０００５】ところが、前述のフッ素を含む原料ガスを
用いて堆積されたフッ素含有有機膜は、下地との密着性
が良くないため剥がれやすいという問題を有している。
【０００６】そこで、特開平８−８３８４２号公報にお
いては、成膜工程の当初は、ＣＨ4、Ｃ2Ｈ4又はＣ2Ｈ2
等の炭化水素系ガスを導入すると共に、成膜工程の途中
で、ＣＦ4 、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ8等のフッ素系ガス
を混入することにより、基板との界面近傍においてはフ
ッ素が含まれていないが膜中においてはフッ素が含まれ
ているフッ素含有有機膜を堆積する方法が提案されてい
る。この方法によると、フッ素含有有機膜における基板
との界面近傍においてはフッ素原子が存在していないた
め、フッ素含有有機膜と基板との密着性を向上させるこ
とができる。
【０００７】
【発明が解決しようとする課題】ところが、前述の成膜
方法は、成膜工程の途中において原料ガスの組成を変化
させなければならないので、工程が複雑化するという問
題がある。
【０００８】また、前記のフッ素原子を含む混合ガス
（パーフルオロコンパウンドガス：ＰＦＣ）は地球温暖
化係数（ＧＷＰ100 ）が大きく、ＰＦＣを工業的に大量
に使用すると、温室効果により地球の温暖化を招くとい
う問題がある。
【０００９】前記に鑑み、本発明は、成膜工程が複雑に
ならないと共に地球温暖化を招くことなく、フッ素含有
有機膜を堆積できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め、本件発明者らは、地球温暖化係数が小さいＰＦＣで
あって、プラズマＣＶＤ法に用いることができる原料ガ
スを探した結果、Ｃ5Ｆ8ガス、Ｃ3Ｆ6ガス及びＣ4Ｆ6ガ
スを見出した。
【００１１】［表１］は、ガスの種類と、大気寿命及び
ＧＷＰ100 （二酸化炭素の１００年間の温暖化能力を１
としたときの各ガスの温暖化能力を定量化した値）との
関係を示している。
【００１２】
【表１】
【００１３】［表１］から分かるように、Ｃ5Ｆ8ガス、
Ｃ3Ｆ6ガス及びＣ4Ｆ6ガスは、大気寿命が短いと共にＧ
ＷＰ100 が小さいので、地球の温暖化を招き難い。
【００１４】また、Ｃ5Ｆ8ガス、Ｃ3Ｆ6ガス又はＣ4Ｆ6
ガスを原料ガスとして用いてフッ素含有有機膜を堆積し
たところ、ＣＦ4 ガス、Ｃ2Ｆ6ガス、Ｃ2Ｆ8ガス又はＣ
4Ｆ8ガス等のフッ素系ガスを用いて堆積されたフッ素含
有有機膜に比べて、下地との密着性が優れていることも
分かった。
【００１５】前者のフッ素含有有機膜が後者のフッ素含
有有機膜に比べて下地との密着性に優れている理由につ
いて検討した結果、前者のフッ素含有有機膜に含まれる
遊離フッ素の数は、後者のフッ素含有有機膜に含まれる
遊離フッ素の数よりも少ないことに起因することも分か
った。本件発明は、前記の知見に基づいて成されたもの
である。
【００１６】本発明に係る第１の半導体装置の製造方法
は、Ｃ5Ｆ8、Ｃ3Ｆ6又はＣ4Ｆ6を主成分として含む原料
ガスを用いて、半導体基板上に比誘電率が４以下である
フッ素含有有機膜を堆積する工程を備えている。
【００１７】第１の半導体装置の製造方法によると、原
料ガスの主成分は、地球温暖化係数が小さいＣ5Ｆ8、Ｃ
3Ｆ6又はＣ4Ｆ6であるから、地球温暖化を招く恐れは低
減する。また、第１の半導体装置の製造方法により得ら
れるフッ素含有有機膜は、従来から知られている、ＣＦ
4 、Ｃ2Ｆ6、Ｃ3Ｆ8又はＣ4Ｆ8等のフッ素系ガスを用い
て堆積されるフッ素含有有機膜に比べて、膜中に含まれ
る遊離フッ素の数が少ないので、半導体基板との密着性
が向上する。
【００１８】本発明に係る第２の半導体装置の製造方法
は、Ｃ5Ｆ8、Ｃ3Ｆ6又はＣ4Ｆ6を主成分として含むエッ
チングガスを用いて半導体基板上の絶縁膜に対してドラ
イエッチングを行なう工程、及びＣ5Ｆ8、Ｃ3Ｆ6又はＣ
4Ｆ6を主成分として含む原料ガスを用いて半導体基板上
に比誘電率が４以下であるフッ素含有有機膜を堆積する
工程を同一のプラズマ処理装置内において行なう。
【００１９】第２の半導体装置の製造方法によると、第
１の半導体装置の製造方法と同様の効果が得られる上
に、絶縁膜に対するドライエッチング工程とフッ素含有
有機膜を堆積する工程とが同一のプラズマ処理装置内に
おいて行なわれるため、半導体基板をエッチング装置か
ら膜堆積装置に搬送する必要がなくなるので、搬送工程
においてパーティクルが付着する恐れがなくなり歩留り
が向上すると共に、工程数を削減して製造時間を短縮す
ることができる。
【００２０】第２の半導体装置の製造方法において、ド
ライエッチングを行なう工程及びフッ素含有有機膜を堆
積する工程は、プラズマ処理装置の同一の反応室内にお
いて行なわれることが好ましい。このようにすると、パ
ーティクルの付着を一層低減することができると共に製
造時間を一層短縮することができる。
【００２１】第２の半導体装置の製造方法において、絶
縁膜に対してドライエッチングを行なう工程は、絶縁膜
にコンタクトホールを形成する工程を含み、フッ素含有
有機膜を堆積する工程は、コンタクトホールの少なくと
も底部にフッ素含有有機膜を埋め込む工程を含み、フッ
素含有有機膜を堆積する工程の後に、絶縁膜の上に配線
溝形成用開口部を有するレジストパターンを形成する工
程と、絶縁膜に対してレジストパターンをマスクとして
ドライエッチングを行なって絶縁膜に配線溝を形成する
工程と、レジストパターン及びコンタクトホールの内部
に存在するフッ素含有有機膜を除去する工程と、コンタ
クトホール及び配線溝に金属膜を埋め込んで金属膜から
なるコンタクト及び金属配線を形成する工程とを備えて
いることが好ましい。
【００２２】このようにすると、埋め込み配線を形成す
る、いわゆるデュアルダマシンプロセスにおいて、絶縁
膜にコンタクトホールを形成する工程とコンタクトホー
ルにフッ素含有有機膜を埋め込む工程とを同一のプラズ
マ処理装置内において行なうことができる。通常、デュ
アルダマシンプロセスでは、ホール形成後にレジスト膜
又は反射防止膜を塗布コートで埋め込むが、第２の半導
体装置の製造方法によると、フッ素含有有機膜がエッチ
ングストッパー膜として機能するため、絶縁膜の下側に
エッチングストッパー膜を堆積する工程及びコンタクト
ホールの底部に存在するエッチングストッパー膜を除去
する工程が不要になるので、工程数の削減を図ることが
できる。
【００２３】本発明に係る第３の半導体装置の製造方法
は、半導体基板上に金属膜を堆積する工程と、金属膜の
上にレジスト膜又は絶縁膜からなるマスクパターンを形
成する工程と、金属膜に対してマスクパターンを用いて
ドライエッチングを行なって、金属膜からなる複数の金
属配線を形成する工程と、複数の金属配線同士の間及び
上面に、Ｃ5Ｆ8、Ｃ3Ｆ6又はＣ4Ｆ6を主成分として含む
原料ガスを用いて比誘電率が４以下であるフッ素含有有
機膜からなる層間絶縁膜を堆積する工程とを備えてい
る。
【００２４】第３の半導体装置の製造方法によると、第
１の半導体装置の製造方法と同様の効果が得られる上
に、フッ素含有有機膜からなる層間絶縁膜の金属配線に
対する密着性を向上させることができると共に、フッ素
含有有機膜からなる層間絶縁膜の比誘電率を小さくでき
るので金属配線における信号遅延を低減することができ
る。
【００２５】第３の半導体装置の製造方法において、マ
スクパターンを形成する工程は、金属膜の上に絶縁膜を
堆積する工程と、絶縁膜の上にレジストパターンを形成
する工程と、レジストパターンを用いて絶縁膜に対して
ドライエッチングを行なってマスクパターンを形成する
工程とを含み、絶縁膜に対してドライエッチングを行な
う工程及びフッ素含有有機膜を堆積する工程は、同一の
プラズマ処理装置における同一の反応室内において行な
われることが好ましい。
【００２６】このようにすると、半導体基板をエッチン
グ装置から膜堆積装置に搬送する必要がなくなるので、
搬送工程においてパーティクルが付着する恐れがなくな
り歩留りが向上すると共に、工程数を削減して製造時間
を短縮することができる。
【００２７】第２又は第３の半導体装置の製造方法にお
いて、金属膜に対してドライエッチングを行なう工程
は、同一の反応室内において行なわれることが好まし
い。
【００２８】このようにすると、パーティクルの付着を
一層低減することができると共に製造時間を一層短縮す
ることができる。
【００２９】この場合、反応室の内壁は、アルミニウム
層と、セラミック層又はアルマイトコートされたアルミ
ニウム層とを有していることが好ましい。
【００３０】このようにすると、金属膜に対するドライ
エッチング工程において、Ｃｌ2 ガスのように金属材料
に対してエッチング性を有するエッチングガスを用いて
も、反応室の内壁がエッチングされることにより、内壁
が損傷を受けたり又はエッチング条件が変化したりする
事態を防止することができる。
【００３１】第２又は第３の半導体装置の製造方法にお
いて、絶縁膜はシリコン酸化膜よりなることが好まし
い。
【００３２】このようにすると、絶縁膜に対するドライ
エッチング工程に用いるエッチングガスと、フッ素含有
有機膜を堆積する工程に用いる原料ガスとを共通化する
ことが容易になるので、ドライエッチング工程とフッ素
含有有機膜の堆積工程とを同一のプラズマ処理装置内に
おいて行なうことが容易になる。
【００３３】
【発明の実施の形態】以下、本発明の各実施形態に係る
半導体装置の製造方法に用いる誘導結合型のプラズマ処
理装置について、図１を参照しながら説明する。
【００３４】図１は誘導結合型のプラズマ処理装置の断
面構造を示しており、反応室１０の底部には試料台とな
る下部電極１１が配置され、該下部電極１１は半導体基
板１２を保持している。
【００３５】反応室１０には、Ｃ5Ｆ8ガスを供給する第
１のガスボンベ１３Ａ、Ａｒガスを供給する第２のガス
ボンベ１３Ｂ、及びＯ2 ガスを供給する第３のガスボン
ベ１３Ｃが接続されており、反応室１０には第１、第２
及び第３のガスボンベ１３Ａ、１３Ｂ、１３Ｃから、流
量が制御されたＣ5Ｆ8ガス、Ａｒガス及びＯ2 ガスがそ
れぞれ導入される。また、反応室１０には、流路開閉弁
１４、ターボ分子ポンプ（ＴＭＰ）１５及びドライポン
プ（ＤＰ）１６からなるガス排気手段が設けられてい
る。
【００３６】反応室１０の側壁の外部には柱状コイル１
７が設けられており、柱状コイル１７の一端は第１のマ
ッチング回路１８を介して第１の高周波電源１９に接続
されていると共に、柱状コイル１７の他端は反応室１０
の側壁に接続されることにより接地されている。第１の
高周波電源１９から柱状コイル１７に高周波電力を印加
すると、反応室１０に高周波誘導電磁場が発生し、これ
によって、反応室１０内に供給されるＣ5Ｆ8ガス、Ａｒ
ガス及びＯ2 ガスはプラズマ化される。また、下部電極
１１には、コンデンサ２１、第２のマッチング回路２２
及び第２の高周波電源２３が接続されており、第２の高
周波電源２３から下部電極１１に高周波電力を印加する
と、反応室１０内に発生した粒子は下部電極１１ひいて
は半導体基板１２に向かって照射される。
【００３７】本プラズマ処理装置の特徴として、反応室
１０の内壁は、外側に配置されたアルミニウム層と、内
側に配置された、セラミック層又はアルマイトコートさ
れたアルミニウム層とから構成されている。
【００３８】（第１の実施形態）以下、前記の誘導結合
型のプラズマ処理装置を用いて行なう、第１の実施形態
に係る半導体装置の製造方法について、図１及び図２
（ａ）〜（ｅ）を参照しながら説明する。
【００３９】まず、図２（ａ）に示すように、シリコン
からなる半導体基板１００の上に、例えば熱酸化膜から
なる第１のシリコン酸化膜１０１、例えばアルミニウム
又は銅からなる金属膜１０２、及び例えばＴＥＯＳから
なる第２のシリコン酸化膜１０３を順次形成する。次
に、第２のシリコン酸化膜１０３の上にレジスト膜を塗
布した後、該レジスト膜に対して周知のフォトリソグラ
フィを行なって、配線形状と対応するパターンを有する
レジストパターン１０４を形成し、その後、半導体基板
１００を、図１に示すプラズマ処理装置の下部電極１１
上に静電吸着により保持する。
【００４０】次に、図１に示す反応室１０に、第１のガ
スボンベ１３ＡからＣ5Ｆ8ガスを、第２のガスボンベ１
３ＢからＡｒガスを、第３のガスボンベ１３ＣからＯ2
ガスをそれぞれ導入すると共に、第１の高周波電源１９
から柱状コイル１７に、例えば２．０ＭＨｚの周波数を
持つ第１の高周波電力を４００〜３０００Ｗのパワーで
印加して、反応室１０内にＣ5Ｆ8／Ａｒ／Ｏ2 プラズマ
を発生させる。Ｃ5Ｆ8ガスとＡｒガスとの混合割合は体
積流量比で１：４から１：３００までの範囲内が好まし
く、Ｏ2 ガスの混合割合はＣ5Ｆ8ガスの流量に対して５
ｖｏｌ％以上が好ましい。
【００４１】また、第２の高周波電源２３から下部電極
１２に、例えば１．８ＭＨｚの周波数を持つ第２の高周
波電力を０．５〜７．０Ｗ／ｃｍ2 （ウエハ面積１ｃｍ
2 当たりの電力）のパワーで印加して、Ｃ5Ｆ8／Ａｒ／
Ｏ2 プラズマ中のエッチング種を半導体基板１００に引
き込む。このようにすると、第２のシリコン酸化膜１０
３が選択的にドライエッチングされるので、図２（ｂ）
に示すように、第２のシリコン酸化膜１０３からなるハ
ードマスク１０５が形成される。
【００４２】次に、Ｃ5Ｆ8ガス及びＡｒガスの導入を停
止すると共にＯ2 ガスの流量を増加することにより、反
応室１０にＯ2 プラズマを発生させて、図２（ｃ）に示
すように、レジストパターン１０４をアッシングにより
除去する。
【００４３】次に、図示は省略しているが、第１〜第３
のガスボンベ１３Ａ、１３Ｂ、１３Ｃを他のガスボンベ
に切り替えて、反応室１０に、Ｃｌ2 ガス、ＨＢｒガス
又はＣ2Ｆ6ガス等の周知のエッチングガスを導入するこ
とにより、ハードマスク１０５を用いて金属膜１０２に
対してドライエッチングを行なって、図２（ｄ）に示す
ように、金属膜１０２からなる金属配線１０６を形成す
る。
【００４４】前述したように、反応室１０の内壁は、セ
ラミック層からなるインナーライナーを有しているた
め、金属膜１０２に対するドライエッチング工程におい
て、Ｃｌ2 ガスのように金属材料に対してエッチング性
を有するエッチングガスを用いても、反応室１０の内壁
がエッチングされることにより、内壁が損傷を受けたり
又はエッチング条件が変化したりする事態を防止でき
る。
【００４５】次に、他のガスボンベを第１及び第２のガ
スボンベ１３Ａ、１３Ｂに切り替えて、Ｃ5Ｆ8ガス及び
Ａｒガスを導入すると共に、第１の高周波電源１９から
柱状コイル１７に、例えば２．０ＭＨｚの周波数を持つ
第１の高周波電力を４００〜３０００Ｗのパワーで印加
して、反応室１０内にＣ5Ｆ8／Ａｒプラズマを発生させ
る。Ｃ5Ｆ8ガスとＡｒガスとの混合割合は体積流量比で
１：１から１：１０までの範囲内が好ましい。尚、Ｏ2
ガスについては、混合しなくてもよいが、堆積条件によ
っては若干量混合してもよい。
【００４６】また、第２の高周波電源２３から下部電極
１２に、例えば１．８ＭＨｚの周波数を持つ第２の高周
波電力を０〜７．０Ｗ／ｃｍ2 のパワー（第２の高周波
電力は印加しなくてもよい。）で印加して、図２（ｅ）
に示すように、半導体基板１００の上に全面に亘って、
４以下の比誘電率を持つフッ素含有有機膜よりなる層間
絶縁膜１０７を堆積する。
【００４７】第１の実施形態によると、成膜工程の原料
ガスとして用いたＣ5Ｆ8ガスは、前述の［表１］から分
かるように、大気寿命が短いと共にＧＷＰ100 が小さい
ので、地球温暖化を招く恐れはない。
【００４８】また、Ｃ5Ｆ8ガスを原料ガスとしてフッ素
含有有機膜を堆積するため、ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ6又
はＣ4Ｆ8等のフッ素系ガスを用いて堆積されるフッ素含
有有機膜に比べて、膜中に含まれる遊離フッ素の数が少
ないので、層間絶縁膜１０７の金属配線１０６及び第１
のシリコン酸化膜１０１に対する密着性が向上する。
【００４９】また、Ｃ5Ｆ8ガスを用いて堆積されたフッ
素含有有機膜の比誘電率は、Ｃ2Ｆ6ガス又はＣ4Ｆ8ガス
を用いて堆積されたフッ素含有有機膜の比誘電率に比べ
て小さい。以下、その理由について説明する。
【００５０】図５は、Ｃ5Ｆ8ガス、Ｃ2Ｆ6ガス及びＣ4
Ｆ8ガスを用いて堆積したフッ素含有有機膜のＸＰＳ測
定結果を示している。図５から分かるように、Ｃ5Ｆ8ガ
スを用いて堆積したフッ素含有有機膜は、Ｃ2Ｆ6ガス又
はＣ4Ｆ8ガスを用いて堆積したフッ素含有有機膜に比べ
て、膜中に含まれるフッ素原子の量が多いことが確認で
きる。
【００５１】膜中に含まれるフッ素原子の量が多い理由
は、ガス分子量の大きいＣ5Ｆ8ガスを用いてプラズマを
生成するため、有機膜を構成するＣxＦy分子におけるフ
ッ素原子の数が多くなるからである。
【００５２】例えば、Ｃ2Ｆ6ガスとＣ5Ｆ8ガスとを比較
すると、Ｃ2Ｆ6及びＣ5Ｆ8は、 Ｃ2Ｆ6→Ｃ2Ｆ5↓＋Ｆ↑ Ｃ5Ｆ8→Ｃ5Ｆ7↓＋Ｆ↑ のように解離する。有機膜となるのはＣ2Ｆ5又はＣ5Ｆ7
であるから、Ｃ5Ｆ7が堆積してできた膜は、Ｃ2Ｆ5が堆
積してできた膜に比べて、膜中のフッ素は当然多くな
る。
【００５３】従って、Ｃ5Ｆ8ガスを用いて堆積したフッ
素含有有機膜からなる層間絶縁膜１０７における配線間
容量は、Ｃ2Ｆ6ガス又はＣ4Ｆ8ガスを用いて堆積したフ
ッ素含有有機膜からなる層間絶縁膜の配線間容量よりも
小さくなるので、金属配線１０６における配線遅延は低
減する。
【００５４】また、第１の実施形態においては、従来、
エッチングガスとして知られているＣ5Ｆ8ガスを成膜用
の原料ガスとしても用いるため、第２のシリコン酸化膜
１０３を選択的にドライエッチングしてハードマスク１
０５を形成する工程と、フッ素含有有機膜よりなる層間
絶縁膜１０７を堆積する工程とを、同一のプラズマ処理
装置における同一の反応室１０の内部において行なうこ
とができる。従って、半導体基板１００をエッチング装
置から成膜装置に搬送する必要がなくなるので、搬送工
程においてパーティクルが付着する恐れがなくなり歩留
りが向上すると共に、製造時間を短縮することができ
る。
【００５５】尚、第２のシリコン酸化膜１０３をドライ
エッチングする工程と、フッ素含有有機膜よりなる層間
絶縁膜１０７を堆積する工程とは、同一の反応室１０の
内部において行なわれることが特に好ましいが、マルチ
チャンバーを有するプラズマ処理装置における異なるチ
ャンバー（反応室）において行なわれてもよい。
【００５６】また、第１の実施形態においては、エッチ
ングガス及び成膜用の原料ガスとしては、Ｃ5Ｆ8ガスを
用いたが、これに代えてＣ3Ｆ6ガス又はＣ4Ｆ6ガスを用
いてもよく、Ｃ3Ｆ6ガス又はＣ4Ｆ6ガスは、ＣＦ4 ガ
ス、Ｃ2Ｆ6ガス、Ｃ3Ｆ8ガス又はＣ4Ｆ8ガス等の他のフ
ッ素系ガスに比べて、大気寿命が短いと共にＧＷＰ100
が小さい。また、Ｃ3Ｆ6ガス又はＣ4Ｆ6ガスを用いて堆
積されたフッ素含有有機膜は、他のフッ素系ガスを用い
て堆積されたフッ素含有有機膜に比べて、密着性に優れ
ていると共に比誘電率が低い。その理由は、ガス中のＣ
／Ｆ比と、ガス中の分子構造（特に、炭素Ｃの二重結合
の存在）によるものと思われる。
【００５７】また、第１の実施形態においては、下部電
極１１の温度については、特に説明しなかったが、エッ
チング時には下部電極１１を高温にして半導体基板１０
０の温度を高くすると、エッチングレートが大きくな
り、また、堆積時には下部電極１１を低温にして半導体
基板１００の温度を低くすると、得られるフッ素含有有
機膜が緻密になる。
【００５８】また、第１の実施形態においては、レジス
トパターン１０４をＯ2 プラズマを用いるアッシングに
より除去したが、これに代えて、金属膜１０２に対する
ドライエッチング工程においてレジストパターン１０４
を除去してもよい。
【００５９】また、第１の実施形態においては、第２の
シリコン酸化膜１０３からなるハードマスク１０５を用
いて金属膜１０２に対してドライエッチングを行なって
金属配線１０６を形成したが、ハードマスク１０５を用
いることなく、レジストパターン１０４を用いて金属膜
１０２をドライエッチングして金属配線１０６を形成し
てもよい。
【００６０】（第２の実施形態）以下、前記の誘導結合
型のプラズマ処理装置を用いて行なう、第２の実施形態
に係る半導体装置の製造方法について、図１、図３
（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）を参照しながら
説明する。
【００６１】まず、図３（ａ）に示すように、シリコン
からなる半導体基板２００の上に絶縁膜となるシリコン
酸化膜２０１を堆積した後、該シリコン酸化膜２０１の
上に、コンタクトホール形成用開口部を有する第１のレ
ジストパターン２０２を形成し、その後、半導体基板２
００を、図１に示すプラズマ処理装置の下部電極１１上
に静電吸着により保持する。
【００６２】次に、図１に示す反応室１０に、第１のガ
スボンベ１３ＡからＣ5Ｆ8ガスを、第２のガスボンベ１
３ＢからＡｒガスを、第３のガスボンベ１３ＣからＯ2
ガスをそれぞれ導入すると共に、第１の高周波電源１９
から柱状コイル１７に、例えば２．０ＭＨｚの周波数を
持つ第１の高周波電力を４００〜３０００Ｗのパワーで
印加して、反応室１０内にＣ5Ｆ8／Ａｒ／Ｏ2 プラズマ
を発生させる。Ｃ5Ｆ8ガスとＡｒガスとの混合割合は体
積流量比で１：４から１：３００までの範囲内が好まし
く、Ｏ2 ガスの混合割合はＣ5Ｆ8ガスの流量に対して５
ｖｏｌ％以上が好ましい。
【００６３】また、第２の高周波電源２３から下部電極
１２に、例えば１．８ＭＨｚの周波数を持つ第２の高周
波電力を０．５〜７．０Ｗ／ｃｍ2 のパワーで印加し
て、Ｃ 5Ｆ8／Ａｒ／Ｏ2 プラズマ中のエッチング種を半
導体基板２００に引き込む。このようにすると、シリコ
ン酸化膜２０１が第１のレジストパターン２０２をマス
クとしてドライエッチングされるので、図３（ｂ）に示
すように、シリコン酸化膜２０１にコンタクトホール２
０３が形成される。その後、図３（ｃ）に示すように、
第１のレジストパターン２０２をＯ2 プラズマを用いる
アッシングにより除去する。
【００６４】次に、第１のガスボンベ１３ＡからのＣ5
Ｆ8ガスの導入、及び第２のガスボンベ１３ＢからのＡ
ｒガスの導入を継続する一方、第３のガスボンベ１３Ｃ
からのＯ2 ガスの導入を停止すると共に、第１の高周波
電源１９から柱状コイル１７に、例えば２．０ＭＨｚの
周波数を持つ第１の高周波電力を４００〜３０００Ｗの
パワーで印加して、反応室１０内にＣ5Ｆ8／Ａｒプラズ
マを発生させる。Ｃ5Ｆ8ガスとＡｒガスとの混合割合は
体積流量比で１：１から１：１０までの範囲内が好まし
い。尚、Ｏ2 ガスについては、混合しなくてもよいが、
堆積条件によっては若干量混合してもよい。
【００６５】また、第２の高周波電源２３から下部電極
１２に、例えば１．８ＭＨｚの周波数を持つ第２の高周
波電力を０〜７．０Ｗ／ｃｍ2 のパワーで印加して、図
３（ｄ）に示すように、シリコン酸化膜２０１の上に４
以下の比誘電率を持つフッ素含有有機膜２０４をコンタ
クトホール２０３の少なくとも底部が埋め込まれるよう
に堆積する。
【００６６】次に、図４（ａ）に示すように、シリコン
酸化膜２０１の上に、配線溝形成用開口部を有する第２
のレジストパターン２０５を形成する。
【００６７】次に、第１のガスボンベ１３ＡからＣ5Ｆ8
ガスを、第２のガスボンベ１３ＢからＡｒガスを、第３
のガスボンベ１３ＣからＯ2 ガスをそれぞれ導入すると
共に、第１の高周波電源１９から柱状コイル１７に、例
えば２．０ＭＨｚの周波数を持つ第１の高周波電力を４
００〜３０００Ｗのパワーで印加して、反応室１０内に
Ｃ5Ｆ8／Ａｒ／Ｏ2 プラズマを発生させる。Ｃ5Ｆ8ガス
とＡｒガスとの混合割合は体積流量比で１：４から１：
３００までの範囲内が好ましく、Ｏ2 ガスの混合割合は
Ｃ5Ｆ8ガスの流量に対して５ｖｏｌ％以上が好ましい。
【００６８】また、第２の高周波電源２３から下部電極
１２に、例えば１．８ＭＨｚの周波数を持つ第２の高周
波電力を０．５〜７．０Ｗ／ｃｍ2 のパワーで印加し
て、Ｃ 5Ｆ8／Ａｒ／Ｏ2 プラズマ中のエッチング種を半
導体基板２００に引き込む。このようにすると、シリコ
ン酸化膜２０１が第２のレジストパターン２０２をマス
クとしてドライエッチングされるので、図４（ｂ）に示
すように、シリコン酸化膜２０１に配線溝２０７が形成
される。この場合、フッ素含有有機膜２０４は、徐々に
エッチングされながらエッチングストッパーとしての機
能を果たす。
【００６９】次に、図４（ｃ）に示すように、第２のレ
ジストパターン２０５及びコンタクトホール２０３の内
部に残存するフッ素含有有機膜２０４をＯ2 プラズマを
用いるアッシングにより除去する。この場合、フッ素含
有有機膜２０４は、第２のレジストパターン２０５と同
様、有機物を主成分とするため、Ｏ2 プラズマにより確
実に除去されるので、フッ素含有有機膜２０４を除去す
るためのエッチング工程は必要にならない。
【００７０】次に、シリコン酸化膜２０１の上に全面に
亘って金属膜を堆積した後、該金属膜におけるシリコン
酸化膜２０１の上に露出している部分を除去すると、図
４（ｄ）に示すように、金属膜からなるコンタクト２０
８及び埋め込み配線２０９を有するデュアルダマシン構
造を持つ半導体装置が得られる。
【００７１】以下、第２の実施形態に係る半導体装置の
効果を説明するために、比較例として、従来のデュアル
ダマシン構造を持つ半導体装置の製造方法について、図
６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）を参照しなが
ら説明する。
【００７２】まず、図６（ａ）に示すように、半導体基
板５０の上に、エッチングストッパーとなるシリコン窒
化膜５１及び絶縁膜となるシリコン酸化膜５２を順次形
成した後、シリコン酸化膜５２の上に、コンタクトホー
ル形成用開口部を有する第１のレジストパターン５３を
形成する。
【００７３】次に、シリコン酸化膜５２に対して、第１
のレジストパターン５３をマスクとし且つシリコン窒化
膜５１をエッチングストッパーとしてドライエッチング
を行なって、図６（ｂ）に示すように、シリコン酸化膜
５２にコンタクトホール５４を形成した後、図６（ｃ）
に示すように、第１のレジストパターン５３を除去す
る。
【００７４】次に、図６（ｄ）に示すように、シリコン
酸化膜５２の上に、配線溝形成用開口部を有する第２の
レジストパターン５５を形成した後、シリコン酸化膜５
２に対して、第２のレジストパターン５５をマスクとし
且つシリコン窒化膜５１をエッチングストッパーとして
ドライエッチングを行なって、図７（ａ）に示すよう
に、シリコン酸化膜５２に配線溝５６を形成した後、図
７（ｂ）に示すように、第２のレジストパターン５５を
除去する。
【００７５】次に、シリコン窒化膜５１に対してシリコ
ン酸化膜５２をマスクとしてドライエッチングを行なっ
て、図７（ｃ）に示すように、半導体基板５０をコンタ
クトホール５４に露出させた後、シリコン酸化膜５２の
上に全面に亘って金属膜を堆積し、その後、該金属膜に
おけるシリコン酸化膜５２の上に露出している部分を除
去して、図７（ｄ）に示すように、金属膜からなるコン
タクト５７及び埋め込み配線５８を形成する。
【００７６】第２の実施形態と比較例との対比から分か
るように、第２の実施形態によると、シリコン窒化膜５
１を形成する工程及びシリコン窒化膜５１をエッチング
する工程が不要になる。もっとも、第２の実施形態にお
いては、フッ素含有有機膜２０４を堆積する工程及びコ
ンタクトホール２０３の内部に残存するフッ素含有有機
膜２０４を除去する工程が必要になるが、フッ素含有有
機膜２０４は、ドライエッチングによりコンタクトホー
ル２０３を形成する工程に引き続き行なわれ、Ｃ5Ｆ8ガ
スを主成分とする原料ガスを用いる成膜工程により堆積
できると共に、コンタクトホール２０３の内部に残存す
るフッ素含有有機膜２０４を除去する工程は、第２のレ
ジストパターン２０６を除去する工程と同時に行なわれ
るので、実質的な工程数は大きく低減する。
【００７７】
【発明の効果】本発明に係る第１〜第３の半導体装置の
製造方法は、Ｃ5Ｆ8、Ｃ3Ｆ6又はＣ4Ｆ6を主成分として
含む原料ガスを用いてフッ素含有有機膜を堆積する工程
を備えているため、地球温暖化を招く恐れを低減できる
と共に、得られるフッ素含有有機膜に含まれる遊離フッ
素の数が少ないので、半導体基板との密着性が向上す
る。
【図面の簡単な説明】
【図１】図１は本発明の各実施形態に係る半導体装置の
製造方法に用いられる誘導結合型のプラズマ処理装置の
全体構成を示す断面図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図５】Ｃ5Ｆ8ガス、Ｃ2Ｆ6ガス及びＣ4Ｆ8ガスを用い
て堆積したフッ素含有有機膜のＸＰＳ測定結果を示す図
である。
【図６】（ａ）〜（ｄ）は従来の半導体装置の製造方法
の各工程を示す断面図である。
【図７】（ａ）〜（ｄ）は従来の半導体装置の製造方法
の各工程を示す断面図である。
【符号の説明】
１０ 反応室 １１ 下部電極 １２ 半導体基板 １３Ａ 第１のガスボンベ １３Ｂ 第２のガスボンベ １３Ｃ 第３のガスボンベ １４ 流路開閉弁 １５ ターボ分子ポンプ １６ ドライポンプ １７ 柱状コイル １８ 第１のマッチングコイル １９ 第１の高周波電源 ２１ コンデンサ ２２ 第２のマッチング回路 ２３ 第２の高周波電源 １００ 半導体基板 １０１ 第１のシリコン酸化膜 １０２ 金属膜 １０３ 第２のシリコン酸化膜 １０４ レジストパターン １０５ ハードマスク １０６ 金属配線 １０７ 層間絶縁膜 ２００ 半導体基板 ２０１ シリコン酸化膜 ２０２ 第１のレジストパターン ２０３ コンタクトホール ２０４ フッ素含有有機膜 ２０５ 第２のレジストパターン ２０７ 配線溝 ２０８ コンタクト ２０９ 埋め込み配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3213 Ｈ０１Ｌ 21/88 Ｄ 21/768 21/90 Ｓ Ｃ Ｆターム(参考） 4M104 CC01 DD08 DD16 HH09 5F004 AA09 BA20 BB11 BC02 BD04 CA02 CA03 DA00 DA23 DA26 DB03 DB23 EA06 EB03 5F033 HH08 HH11 JJ01 KK01 MM02 QQ08 QQ09 QQ13 QQ15 QQ25 QQ28 QQ37 RR04 RR24 SS01 SS04 SS15 XX12 XX24 5F045 AA08 AB39 AC16 AC17 BB16 BB17 CB05 DC55 DC63 DP04 EB02 EH14 HA23 5F058 AA08 AA10 AC05 AF02 AH01 AH02

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 Ｃ5Ｆ8、Ｃ3Ｆ6又はＣ4Ｆ6を主成分とし
    て含む原料ガスを用いて、半導体基板上に比誘電率が４
    以下であるフッ素含有有機膜を堆積する工程を備えてい
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 Ｃ5Ｆ8、Ｃ3Ｆ6又はＣ4Ｆ6を主成分とし
    て含むエッチングガスを用いて半導体基板上の絶縁膜に
    対してドライエッチングを行なう工程、及びＣ 5Ｆ8、Ｃ
    3Ｆ6又はＣ4Ｆ6を主成分として含む原料ガスを用いて前
    記半導体基板上に比誘電率が４以下であるフッ素含有有
    機膜を堆積する工程を同一のプラズマ処理装置内におい
    て行なうことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記ドライエッチングを行なう工程及び
    前記フッ素含有有機膜を堆積する工程は、前記プラズマ
    処理装置の同一の反応室内において行なわれることを特
    徴とする請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記絶縁膜に対してドライエッチングを
    行なう工程は、前記絶縁膜にコンタクトホールを形成す
    る工程を含み、 前記フッ素含有有機膜を堆積する工程は、前記コンタク
    トホールの少なくとも底部に前記フッ素含有有機膜を埋
    め込む工程を含み、 前記フッ素含有有機膜を堆積する工程の後に、前記絶縁
    膜の上に配線溝形成用開口部を有するレジストパターン
    を形成する工程と、前記絶縁膜に対して前記レジストパ
    ターンをマスクとしてドライエッチングを行なって前記
    絶縁膜に配線溝を形成する工程と、前記レジストパター
    ン及び前記コンタクトホールの内部に存在する前記フッ
    素含有有機膜を除去する工程と、前記コンタクトホール
    及び配線溝に金属膜を埋め込んで前記金属膜からなるコ
    ンタクト及び金属配線を形成する工程とを備えているこ
    とを特徴とする請求項２に記載の半導体装置の製造方
    法。
  5. 【請求項５】 半導体基板上に金属膜を堆積する工程
    と、 前記金属膜の上に、レジスト膜又は絶縁膜からなるマス
    クパターンを形成する工程と、 前記金属膜に対して前記マスクパターンを用いてドライ
    エッチングを行なって、前記金属膜からなる複数の金属
    配線を形成する工程と、 前記複数の金属配線同士の間及び上面に、Ｃ5Ｆ8、Ｃ3
    Ｆ6又はＣ4Ｆ6を主成分として含む原料ガスを用いて比
    誘電率が４以下であるフッ素含有有機膜からなる層間絶
    縁膜を堆積する工程とを備えていることを特徴とする半
    導体装置の製造方法。
  6. 【請求項６】 前記マスクパターンを形成する工程は、
    前記金属膜の上に前記絶縁膜を堆積する工程と、前記絶
    縁膜の上にレジストパターンを形成する工程と、前記レ
    ジストパターンを用いて前記絶縁膜に対してドライエッ
    チングを行なって前記マスクパターンを形成する工程と
    を含み、 前記絶縁膜に対してドライエッチングを行なう工程及び
    前記フッ素含有有機膜を堆積する工程は、同一のプラズ
    マ処理装置における同一の反応室内において行なわれる
    ことを特徴とする請求項５に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記金属膜に対してドライエッチングを
    行なう工程は、前記同一の反応室内において行なわれる
    ことを特徴とする請求項６に記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記同一の反応室の内壁は、アルミニウ
    ム層と、セラミック層又はアルマイトコートされたアル
    ミニウム層とを有していることを特徴とする請求項７に
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記絶縁膜はシリコン酸化膜よりなるこ
    とを特徴とする請求項２又は６に記載の半導体装置の製
    造方法。
JP31908699A 1999-11-10 1999-11-10 半導体装置の製造方法 Pending JP2001135630A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP31908699A JP2001135630A (ja) 1999-11-10 1999-11-10 半導体装置の製造方法
US10/600,606 US20040005789A1 (en) 1999-11-10 2003-06-23 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31908699A JP2001135630A (ja) 1999-11-10 1999-11-10 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001135630A true JP2001135630A (ja) 2001-05-18

Family

ID=18106345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31908699A Pending JP2001135630A (ja) 1999-11-10 1999-11-10 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20040005789A1 (ja)
JP (1) JP2001135630A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003058700A1 (fr) * 2002-01-07 2003-07-17 Tokyo Electron Limited Procede de traitement au plasma
JP2007516622A (ja) * 2003-12-23 2007-06-21 ラム リサーチ コーポレーション プラズマ処理システムにおける選択性の制御方法
US7569478B2 (en) 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium
US8222155B2 (en) 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002222631A1 (en) * 2000-12-21 2002-07-01 Tokyo Electron Limited Etching method for insulating film
US10328164B2 (en) * 2006-06-21 2019-06-25 Ge Healthcare Limited Radiopharmaceutical products
US20080014755A1 (en) * 2006-07-12 2008-01-17 Tokyo Electron Limited Plasma etching method and computer-readable storage medium
US20090143640A1 (en) * 2007-11-26 2009-06-04 Voyage Medical, Inc. Combination imaging and treatment assemblies
WO2011090717A1 (en) 2009-12-28 2011-07-28 Gvd Corporation Coating methods, systems, and related articles
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3447218A (en) * 1966-12-22 1969-06-03 Gen Electric Method of making a capacitor
US4711809A (en) * 1983-09-26 1987-12-08 Fuji Photo Film Co., Ltd. Magnetic recording medium
DE4107006A1 (de) * 1991-03-05 1992-09-10 Siemens Ag Verfahren zum anisotropen trockenaetzen von aluminium bzw. aluminiumlegierungen enthaltenden leiterbahnebenen in integrierten halbleiterschaltungen
JP3252518B2 (ja) * 1993-03-19 2002-02-04 ソニー株式会社 ドライエッチング方法
JP3419045B2 (ja) * 1993-10-20 2003-06-23 松下電器産業株式会社 磁気記録媒体の製造方法
US6104092A (en) * 1997-04-02 2000-08-15 Nec Corporation Semiconductor device having amorphous carbon fluoride film of low dielectric constant as interlayer insulation material
JP3178375B2 (ja) * 1997-06-03 2001-06-18 日本電気株式会社 絶縁膜の形成方法
US6211065B1 (en) * 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
TW394989B (en) * 1997-10-29 2000-06-21 Matsushita Electronics Corp Semiconductor device manufacturing and reaction room environment control method for dry etching device
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
EP1033746A4 (en) * 1997-11-20 2003-05-28 Tokyo Electron Ltd PLASMA DEPOSITION OF A FILM
US6057239A (en) * 1997-12-17 2000-05-02 Advanced Micro Devices, Inc. Dual damascene process using sacrificial spin-on materials
US6174451B1 (en) * 1998-03-27 2001-01-16 Applied Materials, Inc. Oxide etch process using hexafluorobutadiene and related unsaturated hydrofluorocarbons

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003058700A1 (fr) * 2002-01-07 2003-07-17 Tokyo Electron Limited Procede de traitement au plasma
JP2007516622A (ja) * 2003-12-23 2007-06-21 ラム リサーチ コーポレーション プラズマ処理システムにおける選択性の制御方法
KR101116588B1 (ko) * 2003-12-23 2012-03-15 램 리써치 코포레이션 플라즈마 프로세싱 시스템에서의 선택도 제어
US8222155B2 (en) 2004-06-29 2012-07-17 Lam Research Corporation Selectivity control in a plasma processing system
US7569478B2 (en) 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium

Also Published As

Publication number Publication date
US20040005789A1 (en) 2004-01-08

Similar Documents

Publication Publication Date Title
US8563095B2 (en) Silicon nitride passivation layer for covering high aspect ratio features
US7662728B2 (en) Substrate processing method
KR101299661B1 (ko) 정규형 저유전율 유전체 재료 및/또는 다공형 저유전율유전체 재료의 존재 시 레지스트 스트립 방법
KR20080106290A (ko) 높은 선택도로 유전체 배리어층을 에칭하는 방법
JPH10223608A (ja) 半導体装置の製造方法
JP2003338491A (ja) プラズマ処理装置および半導体装置の製造方法
KR20010075566A (ko) 반도체 장치 및 그 제조 방법
JP2003506856A (ja) アルゴン、ヘリウム、及び、水素ガスによるプラズマ予備洗浄
JP4743470B2 (ja) 半導体基板上にＣｕ層と接触する膜を形成するための方法
US6537904B1 (en) Method for manufacturing a semiconductor device having a fluorine containing carbon inter-layer dielectric film
US6727182B2 (en) Process for the production of semiconductor device
JP2001135630A (ja) 半導体装置の製造方法
JP2002026121A (ja) 半導体装置およびその製造方法、絶縁膜の形成方法
US9130018B2 (en) Plasma etching method and storage medium
US8870164B2 (en) Substrate processing method and storage medium
JP2004363558A (ja) 半導体装置の製造方法およびプラズマエッチング装置のクリーニング方法
US7501350B2 (en) Plasma processing method
US20220122802A1 (en) Etching method, plasma processing apparatus, and processing system
US6518169B1 (en) Semiconductor device and method for fabricating the same
JP2001135633A (ja) 半導体装置の製造方法
JP2001085331A (ja) バイア及びコンタクトのシーケンシャルスパッタ及び反応性プリクリーニング
JP2003224185A (ja) 半導体装置の製造方法
JP2001284327A (ja) ドライエッチング方法、半導体装置の製造方法及び半導体装置
TW461026B (en) Method for forming a conductor in fluorinated silicate glass (FSG) layer
JP2000299376A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060725

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070918

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080205