KR102545883B1 - 플래시 추가부를 통한 부분적 에칭 기억화 - Google Patents

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Abstract

패시팅 및 패시베이션층들을 사용하는, 기판 상에 구조물 프로파일들을 생성하는 방법이 제공된다. 제 1 플라즈마 에칭 프로세스가 수행되어 패시팅된 측벽 및 원하는 변곡점을 생성하고; 산소, 질소, 또는 산소와 질소가 조합된 플라즈마를 사용하는 제 2 플라즈마 에칭 프로세스가 수행되어 패시베이션층을 생성하며; 상이한 에칭 레이트들을 유발하여 상기 구조물의 수평에 가까운 표면들 상의 브레이크스루를 달성하기 위해, 상기 패시팅된 측벽 및 상기 패시베이션층 상에 에칭 화학물의 동작 변수들을 사용하는 제 3 플라즈마 에칭을 수행하도록 구성되고, 사용되는 제 3 플라즈마 에칭은 기판에서 기저 저지층까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성된다. 타겟 측벽 프로파일 목적들을 달성하기 위해 제 1 플라즈마 에칭 프로세스, 제 2 플라즈마 에칭 프로세스, 및/또는 제 3 플라즈마 에칭 프로세스의 수행 중에, 선택된 2개 이상의 플라즈마 에칭 변수들이 제어된다.

Description

플래시 추가부를 통한 부분적 에칭 기억화
본 발명은 기판 프로세싱을 위한 방법 및 시스템, 보다 구체적으로 측벽 패시팅(faceting) 및 플래시 추가부 또는 패시베이션 성장을 사용하는, 측벽 형상들을 패터닝하기 위한 방법 및 시스템에 관한 것이다.
피처 스케일링이 마이크로전자 개발을 주도하는 것이 지속됨에 따라, 특정 구조물들의 생성이 비싸고 복잡한 프로세스가 될 수 있다. 종종 이들 프로세스들은 제어하기 어려울 수 있다. 다음은 많은 앞으로의 응용예들을 갖는 특유한 구조물 프로파일을 간단히 생성하기 위한 방법론이다.
이 발명은 새롭고, 특유하며, 독창적인 실리콘 프로파일들을 생성하기 위해 측벽 패시팅 및 패시베이션층들의 성장의 잘 알려진 에칭 특성들을 사용하는 건식 플라즈마 프로세싱에 관한 것이다. 패시팅된 표면들로 인한 이차적인(secondary), 인시츄(in-situ) 성장된 하드 마스크의 상대적 에칭 레이트들을 이용하는 것은 성공적인 패턴 전사를 가능하게 한다. 특정 응용예들을 위한 구조물들의 타겟 측벽 프로파일들을 생성하기 위해 제어될 수 있는 프로세스들의 세트가 필요하다.
패시팅 및 패시베이션층들을 사용하는, 기판 상에 구조물 프로파일들을 생성하는 방법이 제공된다. 제 1 플라즈마 에칭 프로세스가 수행되어 패시팅된 측벽 및 원하는 변곡점(inflection point)을 생성하고; 산소, 질소, 또는 산소와 질소가 조합된 플라즈마를 사용하는 제 2 플라즈마 에칭 프로세스가 수행되어 패시베이션층을 생성하며; 상이한 에칭 레이트들을 유발하여 구조물의 수평에 가까운(near-horizontal) 표면들 상의 브레이크스루(breakthrough)를 달성하기 위해, 패시팅된 측벽 및 패시베이션층 상에 에칭 화학물의 동작 변수(operating variable)들을 사용하는 제 3 플라즈마 에칭이 수행되고, 사용되는 제 3 플라즈마 에칭은 기판에서 기저 저지층(underlying stop layer)까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성된다. 타겟 측벽 프로파일 목적들을 달성하기 위해 제 1 플라즈마 에칭 프로세스, 제 2 플라즈마 에칭 프로세스, 및/또는 제 3 플라즈마 에칭 프로세스의 수행 중에, 선택된 2개 이상의 플라즈마 에칭 변수들이 제어된다.
타겟 측벽 타겟 프로파일을 달성하도록 기판을 프로세싱하기 위한 시스템이 또한 제공되며, 이 시스템은, 플라즈마 생성기에 커플링되는 프로세스 챔버, 에천트 가스 전달 시스템, 컨트롤러, 전원, 및 진공 시스템을 포함하는 에칭 시스템을 포함하고, 이 에칭 시스템은 기판 상에 패시팅된 측벽을 생성하는 제 1 플라즈마 에칭 프로세스 - 이 에칭 프로세스는 패터닝된 하드 마스크 주변을 원하는 변곡점까지 하향 에칭함 - ; 산소, 질소, 또는 산소와 질소가 조합된 플라즈마를 사용하는 제 2 플라즈마 에칭 프로세스 - 이 제 2 플라즈마 에칭 프로세스는 패시베이션층을 생성함 - ; 상이한 에칭 레이트들을 유발하여 구조물의 수평에 가까운 표면들 상의 브레이크스루를 달성하기 위해, 패시팅된 측벽 및 패시베이션층 상에 에칭 화학물의 동작 변수들을 사용하는 제 3 플라즈마 에칭을 수행하도록 구성되며, 사용되는 제 3 플라즈마 에칭은 기판에서 기저 저지층까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성되고; 패시팅 기술 및 패시베이션층의 사용은 구조물에 대한 타겟 측벽 프로파일 목적들을 달성하도록 조합된다.
본 명세서에 포함되어 그 일부를 구성하는 첨부 도면들은 본 발명의 실시예들을 예시하고, 위에 주어진 본 발명의 일반적인 설명 및 아래에 주어지는 상세한 설명과 함께, 본 발명을 설명하는 역할을 한다.
도 1a는 본 발명의 실시예에서의 통합 기법(integration scheme)의 인입(incoming) 막 스택의 예시적인 구조물 프로파일 개략도를 도시한다.
도 1b는 본 발명의 실시예에서의 통합 기법의 제 1 플라즈마 에칭 후의 예시적인 구조물 프로파일 개략도를 도시한다.
도 1c는 본 발명의 실시예에서의 통합 기법의 제 2 플라즈마 에칭 후의 예시적인 구조물 프로파일 개략도를 도시한다.
도 1d는 본 발명의 실시예에서의 통합 기법의 제 3 플라즈마 에칭 후의 예시적인 구조물 프로파일 개략도를 도시한다.
도 2a는 본 발명의 실시예에서의 통합 기법의 제 1 플라즈마 에칭 후의 예시적인 구조물 이미지를 도시한다.
도 2b는 본 발명의 실시예에서의 통합 기법의 제 2 플라즈마 에칭 후의 예시적인 구조물 이미지를 도시한다.
도 2c는 본 발명의 실시예에서의 통합 기법의 제 3 플라즈마 에칭 후의 예시적인 구조물 이미지를 도시한다.
도 3a는 수평에 가까운 표면들 상의 상이한 에칭 레이트를 강조하는 구조물의 예시적인 단순화된 프로파일 개략도이다.
도 3b는 수평에 가까운 표면들 상의 보호 레이트를 강조하는 구조물의 예시적인 단순화된 프로파일 개략도이다.
도 4a는 본 발명의 실시예에서 패시베이션층에 의해 제공되는 구조물 및 보호의 예시적인 이미지이다.
도 4b는 본 발명의 다른 실시예에서 패시베이션층에 의해 제공되는 구조물 및 보호의 예시적인 이미지이다.
도 5는 본 발명의 실시예에서의 타겟 구조물의 예시적인 단순화된 프로파일 개략도이다.
도 6은 타겟 프로파일 임계 치수(critical dimension)들 및 변곡점을 강조하는 플라즈마 에칭 프로세스들 후의 구조물의 예시적인 이미지이다.
도 7a는, 측부들이 실질적으로 직선들이며 변곡점이 구조물 높이의 중간 위에 있는 6각형의 구조물의 타겟 프로파일을 도시한다.
도 7b는, 측부들이 실질적으로 직선들이며 변곡점이 구조물 높이의 중간 아래에 있는 6각형의 구조물의 타겟 프로파일을 도시한다.
도 7c는, 변곡점 아래에 있는 측부들이 커브형 라인들인 6각형의 구조물의 타겟 프로파일을 도시한다.
도 7d는, 변곡점 아래에 있는 측부들이 언더컷(undercut) 라인들인 6각형의 구조물의 타겟 프로파일을 도시한다.
도 7e는, 측부들이 실질적으로 직선들이며 구조물 높이를 따라 2개 이상의 변곡점들이 있는 10각형의 구조물의 타겟 프로파일을 도시한다.
도 8은 플래시 추가부 또는 패시베이션층을 사용하는 부분적 에칭 기억화 방법의 예시적인 프로세스 흐름도이다.
도 9는 본 발명의 일 실시예에서의 플래시 추가부 또는 패시베이션층을 사용하는 부분적 에칭 기억화 방법을 수행하기 위한 예시적인 시스템 차트이다.
측벽 형상들을 패터닝하기 위한 방법들 및 시스템들이 제공된다. 그러나, 당업자는 다양한 실시예들이 특정한 상세사항들 중 하나 이상 없이, 또는 다른 대체 및/또는 추가적 방법들, 재료들, 또는 컴포넌트들과 함께 실시될 수 있다는 점을 인식할 것이다. 다른 예시들에서, 잘 알려진 구조물들, 재료들, 또는 동작들은 본 발명의 다양한 실시예들의 양태들을 모호하게 하는 것을 방지하기 위해 상세히 도시되지 않거나 또는 설명되지 않는다.
유사하게, 본 발명의 철저한 이해를 제공하기 위해, 설명의 목적들을 위한, 특정한 개수들, 재료들, 및 구성들이 제시된다. 그럼에도 불구하고, 본 발명은 특정한 상세사항들 없이 실시될 수 있다. 또한, 도면들에 도시된 다양한 실시예들이 예시적인 표현들이며 반드시 축척대로 도시되지는 않은 점이 이해되어야 한다. 도면들을 참조하면, 동일한 도면부호들은 전반적으로 동일한 부분들을 지칭한다.
"일 실시예" 또는 "실시예" 또는 그 변형들에 대한 본 명세서 전반에 걸친 참조는, 실시예와 관련하여 설명된 특정한 피처, 구조물, 재료, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미하지만, 그들이 모든 실시예에 존재하는 것을 나타내는 것은 아니다. 따라서, 본 명세서 전반에 걸친 다양한 위치들에서의 "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 등장은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 피처들, 구조물들, 재료들 또는 특징들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 다른 실시예들에서 다양한 추가적인 층들 및/또는 구조물들이 포함될 수 있고/있거나 설명된 피처들이 생략될 수 있다.
추가적으로, 달리 명시적으로 언급되지 않는 한, 단수 표현들이 “하나 이상”을 의미할 수 있다는 점이 이해되어야 한다.
다양한 동작들은 결국, 본 발명을 이해하는데 있어서 가장 도움이 되는 방식으로 다수의 개별적인 동작들로서 기술될 것이다. 그러나, 설명의 순서는 이들 동작들이 필수적인 종속적 순서임을 암시하는 것으로 해석되지 않아야 한다. 특히, 이들 동작들은 제시의 순서대로 수행될 필요가 없다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명된 동작들이 추가적인 실시예들에서 생략될 수 있다.
본원에서 사용되는 바와 같이, 용어 “기판”은 그 위에 재료들이 형성되는 구성물 또는 기본 재료를 의미하고 이들을 포함한다. 기판이 단일 재료, 상이한 재료들의 복수의 층들, 내부에 상이한 재료들 또는 상이한 구조물들의 영역들을 갖는 층 또는 층들 등을 포함할 수 있다는 점이 이해될 것이다. 이들 재료들은 반도체들, 절연체들, 컨덕터들, 또는 이들의 조합들을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 기본 반도체층, 하나 이상의 층을 갖는 금속 전극 또는 반도체 기판, 그 위에 형성되는 구조물들 또는 영역들일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 재료층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용되는 바와 같이, 용어 “벌크 기판”은 실리콘 웨이퍼들뿐만 아니라, 실리콘 온 사파이어(silicon-on-sapphire; "SOS") 기판들 및 실리콘 온 글래스(silicon-on-glass; "SOG") 기판들과 같은 실리콘 온 절연체(silicon-on-insulator; "SOI") 기판들, 기본 반도체 토대(foundation) 상의 실리콘의 에피택셜 층들, 및 실리콘 게르마늄, 게르마늄, 갈륨 비소, 갈륨 질화물 및 인듐 인과 같은 다른 반도체 또는 광전자(optoelectronic) 재료들을 의미하고 이들을 포함한다. 기판은 도핑되거나 또는 도핑되지 않을 수 있다.
이제, 동일한 참조 번호들이 여러 도면들에 걸쳐 동일하거나 대응하는 부분들을 나타내는 도면들을 참조한다.
도 1a는 본 발명의 실시예에서의 통합 기법에서의 기판(120)의 막 스택(116)의 예시적인 구조물 프로파일 개략도(100)를 도시한다. 막 스택(116)은 제 1 임계 치수(CD1)를 갖는 패터닝된 하드 마스크(118), 및 기저 저지층(112)을 포함한다.
도 1b는 본 발명의 실시예에서의 통합 기법에서의 제 1 플라즈마 에칭 후의 예시적인 구조물 프로파일 개략도(140)를 도시한다. 제 1 플라즈마 에칭 프로세스는 패터닝된 하드 마스크(164) 주변을 변곡점(152)까지 하향으로 기판(146)의 높이(H1)를 남기고 에칭한다.
도 1c는 본 발명의 실시예에서의 통합 기법의 제 2 플라즈마 에칭 후의 예시적인 구조물 프로파일 개략도(150)를 도시한다. 제 2 플라즈마 에칭은 플래시 추가부 또는 패시베이션층(156)을 기판(160)의 패시팅(158)의 상부 상에 도포한다.
도 1d는 본 발명의 실시예에서의 통합 기법의 제 3 플라즈마 에칭 후의 예시적인 구조물 프로파일 개략도(170)를 도시한다. 상이한 에칭 레이트들을 유발하여 구조물의 수평에 가까운 표면들 상의 브레이크스루를 달성하기 위해, 패시팅된 측벽(186) 및 패시베이션층(188) 상에 에칭 화학물의 동작 변수들을 사용하는, 사용되는 제 3 플라즈마 에칭은 기판(190)에 기저 저지층(192)까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성된다. CD1, 제 2 임계 치수(CD2), 및 기판(190)의 구조물 높이(H1)의 타겟들을 달성하도록 일련의 플라즈마 에칭 프로세스들이 구성된다.
도 2a는 본 발명의 실시예에서의 통합 기법의 제 1 플라즈마 에칭 후의 예시적인 구조물 이미지(200)를 도시한다. 기저 저지층(216) 위에 있는 기판(212)의 상부 상에 하드 마스크(204)가 있다. 기판(212)의 에칭은 하드 마스크(204)에 의해 보호되지 않는 기판(212)의 부분들을 측벽의 패시팅(208)에 의해 도시된 레벨까지 제거했다.
도 2b는 본 발명의 실시예에서의 통합 기법의 제 2 플라즈마 에칭 후의 예시적인 구조물 이미지(230)를 도시한다. 플래시 추가부 또는 패시베이션층(236)은, 패싯(238)의 표면에 산소, 질소 또는 산소와 질소가 조합된 플래시 추가부를 사용하는 제 2 플라즈마 에칭의 결과이다.
도 2c는 본 발명의 실시예에서의 통합 기법의 제 3 플라즈마 에칭 후의 예시적인 구조물 이미지(260)를 도시한다. 위에서 언급된 바와 같이, 상이한 에칭 레이트들을 유발하여 구조물(272)의 수평에 가까운 표면들 상의 브레이크스루를 달성하기 위해, 패시팅된 측벽(266) 및 패시베이션층(268) 상에 에칭 화학물의 동작 변수들을 사용하는, 사용되는 제 3 플라즈마 에칭은 하드 마스크(264)를 유지하고 기판(276)에 기저 저지층(278)까지 하향으로 타겟 측벽 프로파일(268)을 생성하도록 구성된다.
도 3a는 수평에 가까운 표면들 상의 상이한 에칭 레이트를 강조하는 구조물의 예시적인 단순화된 프로파일 개략도(300)이다. 하드 마스크(304)가 에칭 프로세스들로부터 구조물의 상부를 보호한다. 플래시 추가부 또는 패시베이션층(316)이 또한 기저 저지층(354) 위에 있는 기판(320)의 수직에 가까운 표면들(308)을 보호하고 수평에 가까운 표면들(312)은 덜 보호한다. 위에서 언급된 바와 같이, 수직에 가까운 표면(308) 상의 에칭 레이트(1)(etch rate 1; ER1) 대 에칭 레이트(2)(ER2)와 같은 상이한 에칭 레이트들은 구조물의 수평에 가까운 표면들(316) 상의 브레이크스루를 달성하기 위해 사용되고, 사용되는 제 3 플라즈마 에칭은 하드 마스크(304)를 유지하고 기판(320)에 기저 저지층(324)까지 하향으로 타겟 측벽 프로파일(312)을 생성하도록 구성된다.
도 3b는 수평에 가까운 표면들 상의 보호 레이트를 강조하는 구조물의 예시적인 단순화된 프로파일 개략도(330)이다. 하드 마스크(334)가 에칭 프로세스들로부터 구조물의 상부를 보호한다. 플래시 추가부 또는 패시베이션층(346)이 또한 기저 저지층(354) 위에 있는 기판(350)의 수직에 가까운 표면들(338)을 보호하고 수평에 가까운 표면들(342)은 덜 보호한다. 도 3a와 비교하여, 수직에 가까운 표면(338) 상의 에칭 레이트(1)(ER1) 대 에칭 레이트(2)(ER2)와 같은 상이한 에칭 레이트들은 도 3b에 도시된 구조물의 수평에 가까운 표면들(316) 상의 브레이크스루보다 확연한 구조물의 수평에 가까운 표면들(342) 상의 브레이크스루를 달성하도록 사용되고, 사용되는 제 3 플라즈마 에칭은 하드 마스크(334)를 유지하고 기판(350)에 기저 저지층(354)까지 하향으로 더 크고 더 깊은 타겟 측벽 프로파일(342)을 생성하도록 구성된다.
도 4a는 본 발명의 실시예에서 패시베이션층에 의해 제공되는 구조물 및 보호의 예시적인 이미지(400)이다. 6각형 구조물(414)은 제 1, 제 2, 및 제 3 플라즈마 에칭 프로세스들의 결과이고, 여기서 하드 마스크(404)는 유지되며 수직에 가까운 표면들(412)은 상대적으로 보호되고 수평에 가까운 표면들(420)은 변곡점(416)에서 시작하여 에칭되었다.
도 4b는 본 발명의 일 실시예에서 패시베이션층에 의해 제공되는 패시팅과 보호의 조합을 사용하여 제조된 구조물들(450)의 예시적인 이미지이다. 제 1 구조물(456)은, 본 발명의 다른 실시예에서 패시베이션층에 의해 제공되는 패시팅과 보호의 조합을 사용하여 제조된 구조물의 예시적인 이미지이다. 제 2 구조물(476)은 또한 본 발명의 다른 실시예에서 패시베이션층에 의해 제공되는 패시팅과 보호의 상이한 조합을 사용하여 제조된다. 하드 마스크(474)가 유지되고 수직에 가까운 표면들(478 및 482) 대부분은 또한, 패시베이션층을 갖는 기판의 수직에 가까운 표면과 수평에 가까운 표면 사이의 상이한 이방성 에칭 레이트들을 사용하여 에칭 프로세스로부터 보호된다. 제 2 구조물(476)에서, 이전에 사용된 이방성 에칭 프로세스 대신에 등방성 에칭 프로세스가 사용되어, 기판이 실질적으로 모두 하방 및 측방 방향들로 에칭되는 결과를 초래하여, 변곡점 바로 아래에 원형 측벽 프로파일(486)을 생성한다.
도 5는 본 발명의 실시예에서의 타겟 구조물의 예시적인 단순화된 프로파일 개략도(500)이다. 기판(506)의 타겟 측벽 프로파일을 목적으로 하는 제조 프로세스에서 제어되고/되거나 최적화될 수 있는 몇몇 타겟 임계 치수(CD)들 및 관련된 변수들이 있다. CD들은 상부 CD인 CD1(504), 하부 CD인 CD2(524), 및 변곡점(514)에서의 구조물(506)의 패싯의 폭인 CD3(512)을 포함한다. 구조물(506)의 다른 치수들은 하드 마스크(502)를 제외한 구조물의 높이(H2, 528), 기저층(522)으로부터 변곡점(514)까지의 구조물(506)의 변곡 높이(H1, 520), 및 변곡점(514)으로부터 하드 마스크(502)를 제외한 구조물(506)의 상부까지의 높이(H3, 516)를 포함한다. 테이퍼 각도(508), 테이퍼 각도(508)의 탄젠트, H3 516의 함수로서의 CD3, 또는 H3 516 및 CD1(504)의 함수로서의 CD2(524)와 같은 다른 변수들은 이전에 리스트화된 다른 변수들로부터 유도가능하다.
도 6은 타겟 프로파일 임계 치수들(CD1 608, CD2 612) 및 변곡 높이(H1 616)를 강조하는 플라즈마 에칭 프로세스들 후의 구조물(610)의 예시적인 투과 전자 현미경(transmission electron microscopy; TEM) 이미지(600)이다. TEM 이미지(600)는 또한 하드 마스크(614) 및 패시베이션층(618)을 강조한다.
도 7a는 측부들이 실질적으로 직선들이고 변곡점이 구조물 높이의 중간 위에 있는 6각형의 구조물의 타겟 프로파일(700)을 도시한다. 하드 마스크(704)는 변곡 높이가 구조물 높이의 실질적으로 중간에 있는 구조물 높이의 실질적으로 중간에 있는 변곡점(712)까지 하향으로 패싯(708)을 생성하는 패시팅 에칭 후에 유지된다.
도 7b는 측부들이 실질적으로 직선들이고 변곡점(732)이 구조물 높이의 중간 아래에 있는 6각형의 구조물의 타겟 프로파일(720)을 도시한다. 하드 마스크(724)는 변곡 높이가 구조물 높이의 실질적으로 아래에 있는 구조물 높이의 실질적으로 중간 아래에 있는 변곡점(732)까지 하향으로 패싯(728)을 생성하는 패시팅 에칭 후에 유지된다. 대안적으로, 변곡점(732)은 구조물 높이의 실질적으로 중간 위에 있을 수 있다.
도 7c는, 변곡점 아래에 있는 측부들이 커브형 라인들인 6각형의 구조물의 타겟 프로파일(744)을 도시한다. 하드 마스크(744)는, 구조물 형상(756)이 이방성 제 2 에칭, 및 제 3 에칭 프로세스로서 등방성 오버 에칭을 구현한 결과로서의 커브형 프로파일인 구조물 높이의 실질적으로 중간 또는 아래에 있는 변곡점(752)까지 하향으로 패싯(748)을 생성하는 패시팅 에칭 후에 유지된다. 대안적으로, 변곡점(752)은 구조물 높이의 실질적으로 중간 위에 있을 수 있다.
도 7d는 변곡점 아래에 있는 측부들이 언더컷 라인들인 6각형의 구조물의 타겟 프로파일(760)을 도시한다. 하드 마스크(764)는, 구조물 형상(776)이 언더컷 제 3 에칭을 구현한 결과로서의 언더컷 프로파일인 구조물 높이의 실질적으로 중간 또는 아래에 있는 변곡점(772)까지 하향으로 패싯(768)을 생성하는 패시팅 에칭 후에 유지된다. 대안적으로, 변곡점(772)은 구조물 높이의 실질적으로 중간 위에 있을 수 있다.
도 7e는 측부들이 실질적으로 직선들이며 구조물 높이를 따라 2개의 변곡점들(786 및 790)이 있는 10각형의 구조물의 타겟 프로파일(780)을 도시한다. 도 7a 내지 도 7e에서 볼 수 있는 바와 같이, 타겟 형상은 직선형 측부들, 커브형 측부들, 또는 직선형 측부들과 커브형 측부들의 조합을 포함하는 다각형일 수 있다. 또한, 구조물 높이를 따라 하나 이상의 변곡점이 있을 수 있다. 제 1, 제 2, 및 제 3 프로세스의 동작 변수들을 변경시킴으로써, 프로세스에서 이방성 또는 등방성 에칭, 또는 오버 에칭 또는 언더 에칭을 사용함으로써, 또는 제 1 에칭 레이트 대 제 2 에칭 레이트 사이의 차이를 변경시킴으로써, 프로세싱되는 구조물들 상에 상이한 또는 특유한 측벽 프로파일들이 제조될 수 있다.
도 8은 플래시 추가부 또는 패시베이션층을 사용하는 부분적 에칭 기억화 방법의 예시적인 프로세스 흐름도(800)이다. 동작(804)에서, 에칭 시스템의 프로세스 챔버 내에 기판이 제공되고, 이 기판은 패터닝된 유전체 하드 마스크, 결정질(crystalline) 실리콘의 기판, 및 기저 저지층을 포함한다. 패터닝된 유전체 하드 마스크는 실리콘 질화물을 포함할 수 있고 기저 저지층은 실리콘 산화물을 포함할 수 있다. 동작(808)에서, 제 1 플라즈마 에칭 프로세스가 수행되고, 이 에칭은 기판 상에 패시팅된 측벽을 생성한다. 제 1 플라즈마 프로세스에서 사용되는 에칭 화학물들은 HBr/O2/He 또는 HBr/O2/SF6/He을 포함할 수 있다. 동작(812)에서, 산소, 질소, 또는 산소와 질소의 조합을 사용하는 제 2 플라즈마 에칭 프로세스가 수행되고, 이 에칭은 플래시 추가부 또는 패시베이션층을 생성한다. 제2 에칭 프로세스는 2회 이상 수행될 수 있으며, 각 회는 대응하는 패시베이션층 및 대응하는 변곡점을 생성할 수 있다.
동작(816)에서, 상이한 에칭 레이트들을 유발하기 위해, 패시팅된 측벽 및 패시베이션층 상에 에칭 화학물의 변수들을 사용하는 제 3 플라즈마 에칭 프로세스가 수행된다. 제 3 플라즈마 프로세스에서 사용되는 에칭 화학물들은 Cl2/SF6/CHF3/O2/N2를 포함할 수 있다. 패시베이션층은 사실상 이차적인 인시츄 하드 마스크로서 기능한다. 상이한 에칭 레이트들을 유발하여 구조물의 수평에 가까운 표면들 상의 브레이크스루를 달성하기 위해, 패시팅된 측벽 및 패시베이션층 상에 에칭 화학물의 동작 변수들을 사용하는, 사용되는 제 3 플라즈마 에칭은 기판에서 기저 저지층까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성된다. 제 1 임계 치수(CD1), 제 2 임계 치수(CD2), 및 기판(190)의 구조물 높이(H1)의 타겟들을 달성하도록 일련의 플라즈마 에칭 프로세스들이 구성된다. 다른 타겟들은 6각형, 8각형, 또는 10각형 및/또는 기판 높이를 따르는 변곡점의 상이한 배치들과 같은 특정 형상들을 포함할 수 있다. 패시베이션층의 두께는 3 nm 내지 5 nm 범위 내에 있을 수 있다. 테이퍼 각도는 10° 내지 60° 범위 내에 있을 수 있다.
동작(820)에서, 타겟 측벽 프로파일 목적들을 달성하기 위해 제 1 플라즈마 에칭 프로세스, 제 2 플라즈마 에칭 프로세스, 및/또는 제 3 플라즈마 에칭 프로세스의 수행 중에 2개 이상의 플라즈마 에칭 변수들이 동시에 제어된다.
도 9는 본 발명의 일 실시예에서의 플래시 추가부 또는 패시베이션층을 사용하는 부분적 에칭 기억화 방법을 수행하기 위한 예시적인 시스템 차트이다. 플라즈마 프로세싱 챔버(910), 프로세싱될 기판(925)이 그 위에 고정되는 기판 홀더(920), 및 진공 펌핑 시스템(950)을 포함하는, 위에서 식별된 프로세스 조건들을 수행하도록 구성되는 플라즈마 에칭 시스템(900)이 도 9에 도시된다. 기판(925)은 반도체 기판, 웨이퍼, 평면 패널 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(910)는 기판(925)의 표면 부근 내의 플라즈마 프로세싱 영역(945) 내의 플라즈마의 생성을 용이하게 하도록 구성된다. 이온화가능(ionizable) 가스 또는 프로세스 가스들의 혼합물이 가스 분배 시스템(940)을 통해 도입된다. 프로세스 가스의 주어진 유동(flow)에 대해, 프로세스 압력은 진공 펌핑 시스템(950)을 사용하여 조절된다. 플라즈마는 미리결정된 재료 프로세스에 특유한 재료를 생성하도록 및/또는 기판(925)의 노출된 표면으로부터의 재료의 제거를 지원하도록 이용될 수 있다. 플라즈마 프로세싱 시스템(900)은 200 mm 기판들, 300 mm 기판들, 또는 그 이상과 같은, 임의의 희망하는 사이즈의 기판들을 프로세싱하도록 구성될 수 있다.
기판(925)은 기계적 클램핑 시스템 또는 전기적 클램핑 시스템[예를 들어, 정전(electrostatic) 클램핑 시스템]과 같은 클램핑 시스템(928)을 통해 기판 홀더(920)에 고정될 수 있다. 또한, 기판 홀더(920)는 기판 홀더(920) 및 기판(925)의 온도를 조절하고/조절하거나 제어하도록 구성되는 가열 시스템(도시 생략) 또는 냉각 시스템(도시 생략)을 포함할 수 있다. 가열 시스템 또는 냉각 시스템은 냉각시에 기판 홀더(920)로부터 열을 전달받아 열 교환기 시스템(도시 생략)에 열을 전달하거나, 가열시에 열 교환기 시스템으로부터의 열을 기판 홀더(920)에 전달하는 열 전달 유체(fluid)의 재순환(re-circulating) 유동을 포함할 수 있다. 다른 실시예들에서, 저항성 가열 엘리먼트들, 또는 열전기(thermo-electric) 히터들/쿨러들과 같은 가열/냉각 엘리먼트들은 플라즈마 프로세싱 챔버(910)의 챔버 벽 및 플라즈마 프로세싱 시스템(900) 내의 임의의 다른 컴포넌트뿐만 아니라, 기판 홀더(920) 내에 포함될 수 있다.
추가적으로, 열 전달 가스는 기판(925)과 기판 홀더(920) 사이의 가스-갭 열컨덕턴스를 향상시키도록, 후면 가스 공급 시스템(926)을 통해 기판(925)의 후면에 전달될 수 있다. 그러한 시스템은 상승된 또는 감소된 온도로 기판의 온도 제어가 필요될 때 이용될 수 있다. 예를 들어, 후면 가스 공급 시스템은 2구역(two-zone) 가스 분배 시스템을 포함할 수 있고, 기판(925)의 중앙과 가장자리 사이에서 헬륨 가스-갭 압력이 독립적으로 변화될 수 있다.
도 9에 도시된 실시예에서, 기판 홀더(920)는 이를 통해 RF 파워가 플라즈마 프로세싱 영역(945) 내의 프로세싱 플라즈마와 결합되는 전극(922)을 포함할 수 있다. 예를 들어, 기판 홀더(920)는 RF 생성기(930)로부터, 선택적인 임피던스 매칭 네트워크(932)를 통한 기판 홀더(920)로의 RF 전력의 전송을 통해, RF 전압으로 전기적으로 바이어싱될 수 있다. 전기적 RF 바이어싱은 플라즈마를 형성하고 유지하도록 전자들을 가열하는 역할을 할 수 있다. 이러한 구성으로, 시스템은 반응성 이온 에칭(reactive ion etch; RIE) 반응기로서 동작할 수 있고, 챔버 및 상단 가스 주입 전극은 접지면들로서 역할한다. RF 바이어싱을 위한 일반적인 주파수는 약 0.1 MHz 내지 약 100 MHz 범위일 수 있다. 플라즈마 프로세싱을 위한 RF 시스템들은 당업자들에게 잘 알려져 있다.
또한, RF 전압으로의 전극(922)의 전기적 바이어싱은 펄스 바이어싱 신호 컨트롤러(931)를 사용하여 펄싱될 수 있다. RF 생성기(930)로부터의 RF 전력 출력은, 예를 들어 오프 상태와 온 상태 사이에서 펄싱될 수 있다. 대안적으로, RF 전력은 다중 주파수들로 기판 홀더 전극에 인가된다. 또한, 임피던스 매칭 네트워크(932)는 반사되는 전력을 감소시킴으로써 플라즈마 프로세싱 챔버(910) 내의 플라즈마로의 RF 전력의 전달을 향상시킬 수 있다. 매칭 네트워크 토폴로지들(예를 들어, L 타입, π 타입, T 타입 등) 및 자동 제어 방법들은 당업자들에게 잘 알려져 있다.
가스 분배 시스템(940)은 프로세스 가스들의 혼합물을 도입시키기 위한 샤워헤드(showerhead) 설계를 포함할 수 있다. 대안적으로, 가스 분배 시스템(940)은 프로세스 가스들의 혼합물을 도입하고 프로세스 가스들의 혼합물의 기판(925) 위로의 분배를 조절하기 위한 다구역(multi-zone) 샤워헤드 설계를 포함할 수 있다. 예를 들어, 다구역 샤워헤드 설계는 프로세스 가스 유동 또는 프로세스 가스 유동의 양에 관한 기판(925) 위의 실질적인 주변 영역에 대한 조성 또는 기판(925) 위의 실질적인 중앙 영역에 대한 조성을 조절하도록 구성될 수 있다.
진공 펌핑 시스템(950)은 초당 약 8000 리터까지(또한 그 이상) 펌핑 속도를 올릴 수 있는 터보 분자 진공 펌프(turbo-molecular vacuum pump; TMP) 및 챔버 압력을 스로틀링(throttling)하기 위한 게이트 밸브를 포함할 수 있다. 건식 플라즈마 에칭을 위해 이용되는 종래의 플라즈마 프로세싱 디바이스들에서, 초당 1000 내지 3000 리터의 TMP가 이용될 수 있다. TMP들은 일반적으로 약 50 m토르(Torr)보다 낮은, 저압력 프로세싱을 위해 유용하다. 고압력 프로세싱(즉, 약 100 m토르보다 더 높음)을 위해, 기계적 부스터 펌프 및 건식 러핑(dry roughing) 펌프가 사용될 수 있다. 또한, 챔버 압력을 모니터링하기 위한 디바이스(도시 생략)가 플라즈마 프로세싱 챔버(910)에 커플링될 수 있다.
위에서 언급된 바와 같이, 컨트롤러(955)는 플라즈마 프로세싱 시스템(900)으로부터의 출력들을 모니터링하는 것 뿐만 아니라 플라즈마 프로세싱 시스템(900)으로의 입력들을 전달하고 활성화시키기에 충분한 제어 전압들을 생성할 수 있는 마이크로프로세서, 메모리, 및 디지털 I/O 포트를 포함할 수 있다. 또한, 컨트롤러(955)는 기판 가열/냉각 시스템(도시 생략), 후면 가스 공급 시스템(926), 및/또는 정전 클램핑 시스템(928)뿐만 아니라, RF 생성기(930), 펄스 바이어싱 신호 컨트롤러(931), 임피던스 매칭 네트워크(932), 가스 분배 시스템(940), 진공 펌핑 시스템(950)과 결합될 수 있고 이들과 정보를 교환할 수 있다. 예를 들어, 메모리 내에 저장되는 프로그램은 기판(925) 상에, 플라즈마 에칭 프로세스와 같은 플라즈마 지원 프로세스를 수행하도록, 프로세스 레시피에 따른 플라즈마 프로세싱 시스템(900)의 전술한 컴포넌트들로의 입력들을 활성화하는데 이용될 수 있다.
추가적인 이점들 및 변형들이 당업자에게 용이하게 나타날 것이다. 따라서, 더 넓은 양태들에서의 본 발명은 도시되고 설명된 특정 상세사항, 대표적인 장치와 방법 및 예시적인 예시들에 제한되는 것은 아니다. 따라서, 일반적인 발명 사상의 범위로부터 벗어나지 않고 일탈들이 그러한 상세사항으로부터 행해질 수 있다.

Claims (27)

  1. 패시팅(faceting) 및 패시베이션층들을 사용하여 기판 상에 구조물 프로파일들을 생성하는 방법에 있어서,
    상기 기판 - 상기 기판은 구조물을 포함함 - 을 에칭 시스템의 프로세스 챔버 내에 제공하는 단계로서, 상기 구조물은 기저 저지층(underlying stop layer)을 갖는 패터닝된 하드 마스크이고, 상기 패터닝된 하드 마스크는 유전체 하드 마스크이며, 상기 패터닝된 하드 마스크 위에 있는 상기 구조물은 구조물 높이를 갖는 것인, 상기 기판을 에칭 시스템의 프로세스 챔버 내에 제공하는 단계;
    제 1 플라즈마 에칭 프로세스 - 상기 에칭 프로세스는 상기 패터닝된 하드 마스크 주변을 원하는 변곡점(inflection point)까지 하향 에칭함 - 를 수행하여 상기 기판 상에 패시팅된 측벽을 생성하는 단계;
    산소, 질소, 또는 산소와 질소가 조합된 플라즈마를 사용하는 제 2 플라즈마 에칭 프로세스 - 상기 제 2 플라즈마 에칭 프로세스는 패시베이션층을 생성함 - 를 수행하는 단계;
    상이한 에칭 레이트들을 유발하여 상기 구조물의 수평에 가까운(near-horizontal) 표면들 상의 브레이크스루(breakthrough)를 달성하기 위해, 상기 패시팅된 측벽 및 상기 패시베이션층 상에 에칭 화학물의 동작 변수(operating variable)들을 사용하는 제 3 플라즈마 에칭 프로세스를 수행하는 단계로서, 사용되는 상기 제 3 플라즈마 에칭 프로세스는 상기 기판에서 상기 기저 저지층까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성되는 것인, 상기 제 3 플라즈마 에칭 프로세스를 수행하는 단계
    를 포함하고,
    패시팅 기술 및 패시베이션층의 사용은 상기 구조물에 대한 타겟 측벽 프로파일 목적들을 달성하도록 조합되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  2. 제 1 항에 있어서,
    타겟 측벽 프로파일 목적들을 달성하기 위해 상기 제 1 플라즈마 에칭 프로세스, 상기 제 2 플라즈마 에칭 프로세스, 및/또는 상기 제 3 플라즈마 에칭 프로세스의 수행 중에, 선택된 2개 이상의 플라즈마 에칭 변수들을 제어하는 단계를 더 포함하는, 기판 상에 구조물 프로파일들을 생성하는 방법.
  3. 제 2 항에 있어서, 상기 패시베이션층은 이차적인(secondary) 인시츄(in-situ) 하드 마스크로서 기능하는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  4. 제 2 항에 있어서, 상기 구조물의 최종 임계 치수(critical dimension; CD)는, 상기 제 1 플라즈마 프로세스의 에칭 깊이, 상기 측벽의 테이퍼 각도, 및 상기 패시베이션층의 두께의 함수인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  5. 제 2 항에 있어서, 상기 제 1 플라즈마 프로세스에서 사용되는 에칭 화학물들은 HBr/O2/He 또는 HBr/O2/SF6/He을 포함하는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  6. 제 2 항에 있어서, 상기 제 3 플라즈마 프로세스에서 사용되는 에칭 화학물들은 Cl2/SF6/CHF3/O2/N2를 포함하는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  7. 제 2 항에 있어서, 상기 기저 저지층은 실리콘 산화물을 포함하고, 상기 패터닝된 하드 마스크는 실리콘 질화물을 포함하며, 상기 패터닝된 하드 마스크는 이미지 전사 프로세스를 사용하여 생성된 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  8. 제 2 항에 있어서, 상기 측벽 패시팅의 테이퍼 각도 및 상기 패시베이션층의 두께는, 상기 제 3 플라즈마 에칭 프로세스에서 상기 구조물의 수평에 가까운 표면들에서의 브레이크스루를 달성하기 위한 상이한 에칭 레이트를 용이하게 하는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  9. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭이고 상기 변곡점은 상기 구조물 높이의 중간 위에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  10. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭이고 상기 변곡점은 상기 구조물 높이의 중간에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  11. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭이고 상기 변곡점은 상기 구조물 높이의 중간 아래에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  12. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭 및 등방성 오버에칭을 포함하고 상기 변곡점은 상기 구조물 높이의 중간 아래에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  13. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭을 포함하고 상기 변곡점은 상기 에칭이 상기 구조물에 언더컷(undercut)을 생성하는 상기 구조물 높이의 중간 위에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  14. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭을 포함하고 상기 변곡점은 상기 에칭이 상기 구조물에 언더컷을 생성하는 상기 구조물 높이의 중간에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  15. 제 2 항에 있어서, 상기 제 3 에칭 프로세스는 이방성 에칭을 포함하고 상기 변곡점은 상기 에칭이 상기 구조물에 언더컷을 생성하는 상기 구조물 높이의 중간 아래에 위치되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  16. 제 2 항에 있어서, 상기 패시베이션층의 두께는 3 nm 내지 5 nm 범위 내에 있는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  17. 제 2 항에 있어서, 상기 측벽의 테이퍼 각도는 10° 내지 60° 범위 내에 있는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  18. 제 2 항에 있어서, 상기 타겟 측벽 프로파일은 직선들인 측부들을 갖는 6각형인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  19. 제 2 항에 있어서, 상기 타겟 측벽 프로파일은 직선들인 측부들을 갖는 6각형이고 상기 기저 저지층 바로 위에 있는 상기 6각형의 2개의 측부들은 수직인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  20. 제 2 항에 있어서, 상기 타겟 측벽 프로파일은 직선들인 측부들을 갖는 6각형이고 상기 기저 저지층 바로 위에 있는 상기 6각형의 2개의 측부들은 언더컷으로 내측으로 지향되는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  21. 제 2 항에 있어서, 상기 타겟 측벽 프로파일은 직선들과 곡선들의 조합을 갖는 6각형인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  22. 제 2 항에 있어서, 상기 제 2 에칭 프로세스는 2회 이상 수행되고, 각 회는 대응하는 패시베이션층 및 대응하는 변곡점을 생성하는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  23. 제 22 항에 있어서, 상기 타겟 측벽 프로파일은, 수행되는 다수의 상기 제 2 플라즈마 에칭 프로세스와 제 3 플라즈마 에칭 프로세스에 비례하는 다수의 측부들을 갖는 다각형인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  24. 제 22 항에 있어서, 상기 타겟 측벽 프로파일은, 제 3 플라즈마 에칭 프로세스에서 이방성 에칭 프로세스들이 사용되면 직선들의 다각형이거나, 또는 제 3 플라즈마 에칭 프로세스에서 이방성과 등방성 에칭 프로세스들의 조합이 사용되면 곡선의 다각형인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  25. 제 22 항에 있어서, 상기 타겟 측벽 프로파일은, 제 3 플라즈마 에칭 프로세스에서 이방성 에칭 프로세스들이 사용되면 직선들의 다각형이거나, 또는 제 3 플라즈마 에칭 프로세스에서 언더커팅 에칭 프로세스들이 사용되면 언더컷 직선들의 다각형인 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  26. 제 2 항에 있어서, 상기 플라즈마 에칭 변수들은, 상기 제 1 플라즈마 에칭 프로세스, 상기 제 2 플라즈마 에칭 프로세스, 및/또는 상기 제 3 플라즈마 에칭 프로세스에서 사용되는 프로세스 챔버 온도, 플라즈마 소스에 대한 파워, 에칭 화학물들 및 가스들의 유동률, 프로세스 기간(duration), 및 압력을 포함하는 것인, 기판 상에 구조물 프로파일들을 생성하는 방법.
  27. 타겟 측벽 프로파일을 달성하기 위해 기판을 프로세싱하기 위한 시스템에 있어서,
    플라즈마 생성기에 커플링되는 프로세스 챔버, 에천트 가스 전달 시스템, 제어기, 전원, 및 진공 시스템을 포함하는 에칭 시스템을 구비하며,
    상기 에칭 시스템은 상기 기판 상에 패시팅된 측벽을 생성하는 제 1 플라즈마 에칭 프로세스 - 상기 에칭 프로세스는 패터닝된 하드 마스크 주변을 원하는 변곡점까지 하향 에칭함 - ; 산소, 질소, 또는 산소와 질소가 조합된 플라즈마를 사용하는 제 2 플라즈마 에칭 프로세스 - 상기 제 2 플라즈마 에칭 프로세스는 패시베이션층을 생성함 - ; 상이한 에칭 레이트들을 유발하여 구조물의 수평에 가까운 표면들 상의 브레이크스루를 달성하기 위해, 상기 패시팅된 측벽 및 상기 패시베이션층 상에 에칭 화학물의 동작 변수들을 사용하는 제 3 플라즈마 에칭을 수행하도록 구성되고, 사용되는 상기 제 3 플라즈마 에칭은 상기 기판에서 기저 저지층까지 하향으로 타겟 측벽 프로파일을 생성하도록 구성되며,
    패시팅 기술 및 패시베이션층의 사용은 상기 구조물에 대한 타겟 측벽 프로파일 목적들을 달성하도록 조합되는 것인, 기판을 프로세싱하기 위한 시스템.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140045338A1 (en) 2011-02-08 2014-02-13 Tokyo Electron Limited Plasma etching method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
US20020115293A1 (en) * 2001-01-03 2002-08-22 Bahram Ghodsian Device to rapidly and accurately sequence long DNA fragments
US6734111B2 (en) * 2001-08-09 2004-05-11 Comlase Ab Method to GaAs based lasers and a GaAs based laser
US6818564B1 (en) * 2001-12-20 2004-11-16 Analog Devices, Inc. Method for etching a tapered bore in a silicon substrate, and a semiconductor wafer comprising the substrate
US7361607B2 (en) * 2003-06-27 2008-04-22 Lam Research Corporation Method for multi-layer resist plasma etch
US8546891B2 (en) * 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
FR3000602B1 (fr) * 2012-12-28 2016-06-24 Commissariat A L Energie Atomique Et Aux Energies Alternatives Procede de gravure d'un materiau dielectrique poreux
FR3002689B1 (fr) * 2013-02-25 2016-10-28 Commissariat Energie Atomique Procede de gravure autolimitant a niveaux multiples

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140045338A1 (en) 2011-02-08 2014-02-13 Tokyo Electron Limited Plasma etching method

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