CN111554611A - 双大马士革结构的形成方法 - Google Patents

双大马士革结构的形成方法 Download PDF

Info

Publication number
CN111554611A
CN111554611A CN202010353699.5A CN202010353699A CN111554611A CN 111554611 A CN111554611 A CN 111554611A CN 202010353699 A CN202010353699 A CN 202010353699A CN 111554611 A CN111554611 A CN 111554611A
Authority
CN
China
Prior art keywords
etching
etching process
forming
dual damascene
damascene structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010353699.5A
Other languages
English (en)
Inventor
丁奥博
孟艳秋
马莉娜
肖培
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp, Hua Hong Semiconductor Wuxi Co Ltd filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010353699.5A priority Critical patent/CN111554611A/zh
Publication of CN111554611A publication Critical patent/CN111554611A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种双大马士革结构的形成方法，包括：提供一基底，所述基底上形成有介电层和第一抗反射涂层。所述介电层中形成有一通孔，所述通孔贯穿所述介电层，所述第一抗反射涂层填充所述通孔并覆盖所述介电层的上表面。采用第一刻蚀工艺在所述第一抗反射涂层中形成第一开口。采用第二刻蚀工艺加深所述第一开口。采用第三刻蚀工艺刻蚀所述通孔内的部分厚度的第一抗反射涂层。其中，所述第三刻蚀工艺的刻蚀速率低于所述第二刻蚀工艺的刻蚀速率；所述第二刻蚀工艺的刻蚀速率低于所述第一刻蚀工艺的刻蚀速率。通过逐步降低对第一抗反射涂层的刻蚀速率，以保证通孔关键尺寸的稳定及通孔与基底连接处的形貌稳定，利于后期工艺的实施及器件性能的稳定。

Description

双大马士革结构的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种双大马士革结构的形成方法。
背景技术
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，其布线相当复杂。为保证器件的稳定，两层以上的金属互连结构被广泛应用于超大规模集成电路芯片中。同时，为满足器件性能需求，部分金属铝互连线已经被金属铜互连线替代，但铜无法被直接蚀刻。故基于大马士革工艺的金属互连形成方法逐步应用于微型半导体集成电路器件制造领域。
其中，在1.5倍双大马士革结构的制备过程中，其关键环节在于在保证通孔关键尺寸的前提下，确保通孔与金属层连接处的形貌稳定。通孔与金属层连接处的形貌稳定直接影响到器件的可靠性。现有技术中，随着刻蚀时间的增加，通孔关键尺寸和通孔与金属层连接处的形貌会随之变化，工艺窗口变得过窄，不利于器件的生产，严重影响器件性能。
因此，需要一种新的双大马士革结构的形成方法，来保证工艺窗口尺寸和形貌稳定，提高器件性能。
发明内容
本发明的目的在于提供一种双大马士革结构的形成方法，以解决如何稳定通孔关键尺寸以及通孔与金属层连接处的形貌的问题。
为解决上述技术问题，本发明提供一种双大马士革结构的形成方法，包括：
提供一基底，所述基底上依次形成有介电层和第一抗反射涂层；其中，所述介电层中形成有一通孔，所述通孔贯穿所述介电层，所述第一抗反射涂层填充所述通孔并延伸覆盖所述介电层的上表面；
采用第一刻蚀工艺刻蚀部分厚度的所述第一抗反射涂层，以在所述第一抗反射涂层中形成第一开口；
采用第二刻蚀工艺刻蚀所述第一开口中的所述第一抗反射涂层以加深所述第一开口，并暴露出部分所述介电层的上表面以及所述通孔内的所述第一抗反射涂层；
采用第三刻蚀工艺刻蚀所述通孔内的部分厚度的所述第一抗反射涂层；
其中，所述第三刻蚀工艺的刻蚀速率低于所述第二刻蚀工艺的刻蚀速率；所述第二刻蚀工艺的刻蚀速率低于所述第一刻蚀工艺的刻蚀速率。
可选的，在所述的双大马士革结构的形成方法中，所述第一刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氧气和氮气；其中，刻蚀速率为
Figure BDA0002472744130000021
Figure BDA0002472744130000022
所述刻蚀气体的压强为10mT～50mT；所述氧气的流量为5sccm～100sccm；所述氮气的流量为50sccm～500sccm；刻蚀时间为10s～200s。
可选的，在所述的双大马士革结构的形成方法中，采用第一刻蚀工艺刻蚀去除的所述第一抗反射涂层的厚度为
Figure BDA0002472744130000023
可选的，在所述的双大马士革结构的形成方法中，所述第二刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氢气和氮气；其中，刻蚀速率为
Figure BDA0002472744130000024
Figure BDA0002472744130000025
所述刻蚀气体的压强为10mT～50mT；所述氢气的流量为5sccm～200sccm；所述氮气的流量为50sccm～500sccm；刻蚀时间为10s～500s。
可选的，在所述的双大马士革结构的形成方法中，采用第二刻蚀工艺刻蚀去除的所述第一抗反射涂层的厚度为
Figure BDA0002472744130000026
可选的，在所述的双大马士革结构的形成方法中，所述第三刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氢气和氮气；其中，刻蚀速率为
Figure BDA0002472744130000027
Figure BDA0002472744130000028
所述刻蚀气体的压强为10mT～50mT；所述氢气的流量为5sccm～200sccm；所述氮气的流量为50sccm～500sccm；刻蚀时间为10s～500s。
可选的，在所述的双大马士革结构的形成方法中，采用第三刻蚀工艺刻蚀去除的所述第一抗反射涂层的厚度为
Figure BDA0002472744130000029
可选的，在所述的双大马士革结构的形成方法中，所述基底包括金属层，所述金属层包含铜离子。
可选的，在所述的双大马士革结构的形成方法中，提供一基底，所述基底上依次形成有介电层和第一抗反射涂层的步骤中，所述第一抗反射涂层上依次形成有低温氧化硅层、第二抗反射涂层以及图案化光刻胶层；在所述基底与所述介电层之间形成有一阻挡层。
可选的，在所述的双大马士革结构的形成方法中，在采用第一刻蚀工艺刻蚀所述介电层的上表面的所述第一抗反射涂层之前，所述双大马士革结构的形成方法还包括：通过干法刻蚀工艺以所述图案化光刻胶层为掩膜，刻蚀所述第二抗反射涂层和所述低温氧化硅层，以在所述第二抗反射涂层中形成第二开口，所述第二开口延伸贯穿所述低温氧化硅层，以暴露出部分所述第一抗反射涂层的上表面；其中，所述刻蚀气体包括三氟甲烷、四氟化碳以及氧气。
可选的，在所述的双大马士革结构的形成方法中，在采用第三刻蚀工艺刻蚀所述通孔内的所述第一抗反射涂层之后，所述双大马士革结构的形成方法还包括：去除所述图案化光刻胶层以及剩余的所述第二抗反射涂层和所述低温氧化硅层。
可选的，在所述的双大马士革结构的形成方法中，在去除所述图案化光刻胶层以及剩余的所述第二抗反射涂层和所述低温氧化硅层之后，所述双大马士革结构的形成方法还包括：刻蚀部分厚度的所述介电层；其中，刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括三氟甲烷、四氟化碳、氧气以及氩气。
可选的，在所述的双大马士革结构的形成方法中，在刻蚀部分厚度的所述介电层之后，所述双大马士革结构的形成方法还包括：采用第三刻蚀工艺去除所述通孔内剩余的所述第一抗反射涂层。
可选的，在所述的双大马士革结构的形成方法中，在去除所述通孔内剩余的所述第一抗反射涂层之后，所述双大马士革结构的形成方法还包括：以所述介电层为掩膜，刻蚀所述阻挡层，以使部分所述基底暴露。
综上所述，本发明提供一种双大马士革结构的形成方法，包括：提供一基底，所述基底上依次形成有介电层和第一抗反射涂层；其中，所述介电层中形成有一通孔，所述通孔贯穿所述介电层，所述第一抗反射涂层填充所述通孔并覆盖所述介电层的上表面；采用第一刻蚀工艺刻蚀部分厚度的所述第一抗反射涂层，以在所述第一抗反射涂层中形成第一开口；采用第二刻蚀工艺刻蚀所述第一开口中的所述第一抗反射涂层以加深所述第一开口，并暴露出部分所述介电层的上表面以及所述通孔内的所述第一抗反射涂层；采用第三刻蚀工艺刻蚀所述通孔内的部分厚度的所述第一抗反射涂层；其中，所述第三刻蚀工艺的刻蚀速率低于所述第二刻蚀工艺的刻蚀速率；所述第二刻蚀工艺的刻蚀速率低于所述第一刻蚀工艺的刻蚀速率。通过逐步降低对所述第一抗反射涂层的刻蚀速率，以使在刻蚀所述通孔部分时能够保证通孔关键尺寸的稳定，进而保证通孔与基底连接处的形貌稳定，利于后期工艺的实施，以及器件性能的稳定。
附图说明
图1是本发明实施例中的双大马士革结构的形成方法流程图；
图2～图6是本发明实施例中的双大马士革结构的形成方法中各步骤中半导体结构示意图；
其中，附图标记说明：
100-基底；101-阻挡层；102-介电层；103-第一抗反射涂层；104-低温氧化硅层；105-第二抗反射涂层；106-图案化光刻胶层；P-通孔；K1-第一开口；K2-第二开口。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种双大马士革结构的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
为解决上述技术问题，本实施例提供一种双大马士革结构的形成方法，请参阅图1，所述双大马士革结构的形成方法包括：
步骤一S10：请参阅图2，提供一基底100，所述基底100上依次形成有介电层102和第一抗反射涂层103；其中，所述介电层102中形成有一通孔P，所述通孔P贯穿所述介电层102，所述第一抗反射涂层103填充所述通孔P并延伸覆盖所述介电层102的上表面。
如图2所示，在本申请实施例中，在所述基底100与所述介电层102之间还形成有一阻挡层101。在所述第一抗反射涂层103上还依次形成有低温氧化硅层104、第二抗反射涂层105以及图案化光刻胶层106。所述通孔P自所述介电层102表面延伸至所述介电层102底部并暴露出所述阻挡层101。进一步的，所述基底100为金属层，所述金属层包括但不限于铜离子，在本申请实施例中，所述金属层为铜金属层。所述阻挡层101的材质包括但不限于氮化硅，形成所述阻挡层101的目的在于阻挡所述基底100中铜离子向介质扩散。所述介电层102的材质为氧化硅。所述第一抗反射涂层103的材质可为一种光刻胶有机物，优选为NFC。
步骤二S20：请参阅图3，采用第一刻蚀工艺刻蚀部分厚度的所述第一抗反射涂层103，以在所述第一抗反射涂层103中形成第一开口K1。所述第一开口K1形成于所述通孔P的上方，即所述第一开口K1在所述基底100上的投影能够覆盖所述通孔P在所述基底100上的投影。
采用第一刻蚀工艺刻蚀部分厚度的所述第一抗反射涂层103中，刻蚀所述第一抗反射涂层103的厚度范围为
Figure BDA0002472744130000051
例如，去除的所述第一抗反射涂层103的厚度为
Figure BDA0002472744130000052
或者
Figure BDA0002472744130000053
等。刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氧气和氮气；其中，刻蚀速率为
Figure BDA0002472744130000054
所述刻蚀气体压强的取值范围为10mT～50mT；氧气流量的取值范围为5sccm～100sccm；氮气流量的取值范围为50sccm～500sccm；刻蚀时间的取值范围为10s～200s。
其中，采用第一刻蚀工艺刻蚀部分厚度的所述第一抗反射涂层103之前，通过干法刻蚀工艺以所述图案化光刻胶层106为掩膜，刻蚀所述低温氧化硅层104和所述第二抗反射涂层105，并在所述第二抗反射涂层105中形成第二开口K2，所述第二开口K2延伸贯穿所述低温氧化硅层104，以暴露出所述第一抗反射涂层103的上表面。其中，所述刻蚀气体包括三氟甲烷、四氟化碳以及氧气。进一步的，如图3所示，所述第一开口K1和所述第二开口K2形成所述双大马士革结构中位于所述通孔P上的一沟槽。
步骤三S30：请参阅图4，采用第二刻蚀工艺刻蚀所述第一开口K1中的所述第一抗反射涂层103以加深所述第一开口K1，并暴露出部分所述介电层102的上表面以及所述通孔P内的所述第一抗反射涂层103。
在采用第二刻蚀工艺刻蚀所述第一开口K1中的所述第一抗反射涂层103中，刻蚀所述第一抗反射涂层103的厚度范围为
Figure BDA0002472744130000061
刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氢气和氮气；其中，刻蚀速率为
Figure BDA0002472744130000062
Figure BDA0002472744130000063
所述刻蚀气体压强的取值范围为10mT～50mT；氢气流量的取值范围为5sccm～200sccm；氮气流量的取值范围为50sccm～500sccm；刻蚀时间的取值范围为10s～500s。
步骤四S40：请参阅图5，采用第三刻蚀工艺刻蚀所述通孔P内的部分厚度的所述第一抗反射涂层103。
在采用第三刻蚀工艺刻蚀所述通孔P内的部分厚度的所述第一抗反射涂层103中，刻蚀所述第一抗反射涂层103的厚度范围为
Figure BDA0002472744130000064
刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氢气和氮气；其中，刻蚀速率为
Figure BDA0002472744130000066
Figure BDA0002472744130000065
所述刻蚀气体压强的取值范围为10mT～50mT；氢气流量的取值范围为5sccm～200sccm；氮气流量的取值范围为50sccm～500sccm；刻蚀时间的取值范围为10s～500s。
进一步的，刻蚀第三厚度的所述第一抗反射涂层103的刻蚀速率低于刻蚀第二厚度的所述第一抗反射涂层103的刻蚀速率；刻蚀第二厚度的所述第一抗反射涂层103的刻蚀速率低于刻蚀第一厚度的所述第一抗反射涂层103的刻蚀速率。通过逐步降低刻蚀所述第一抗反射涂层103的刻蚀速率，以使所述通孔P的关键尺寸能够保持稳定，不会因刻蚀速率过快而出现尺寸变化。进而还能保证通孔P与基底100连接处的形貌稳定，利于形成金属互联结构及后期形成的逻辑器件，嵌入式闪存储器等器件。
请参阅图6，在采用第三刻蚀工艺刻蚀所述通孔P内的部分厚度的所述第一抗反射涂层103之后，可采用灰化工艺去除所述图案化光刻胶层106以及剩余的所述第二抗反射涂层105和所述低温氧化硅层104。然后，刻蚀部分厚度的所述介电层102，以拓宽工艺窗口。其中，刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括三氟甲烷、四氟化碳、氧气以及氩气。在刻蚀部分厚度的所述介电层102后，采用第三刻蚀工艺去除所述通孔P内剩余的所述第一抗反射涂层103。最后，以所述介电层102为掩膜，采用干法刻蚀工艺刻蚀所述阻挡层101，以使部分所述基底100暴露，即使得所述通孔P连通所述基底100。其中，刻蚀所通入的气体包括但不限于四氟化碳等含氟气体。
进一步的，本实施例提供的所述双大马士革结构的形成方法，不限于适用两层金属互联结构的制备工艺，也可适用于多层金属互联结构。
综上所述，本实施例提供一种双大马士革结构的形成方法，通过逐步降低刻蚀所述第一抗反射涂层103的刻蚀速率，以使所述通孔P的关键尺寸能够保持稳定，不会因刻蚀速率过快而出现尺寸变化。进而还能保证通孔P与基底100连接处的形貌稳定，利于后期工艺的实施，以及器件性能的稳定。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (14)

1.一种双大马士革结构的形成方法，其特征在于，包括：
提供一基底，所述基底上依次形成有介电层和第一抗反射涂层；其中，所述介电层中形成有一通孔，所述通孔贯穿所述介电层，所述第一抗反射涂层填充所述通孔并延伸覆盖所述介电层的上表面；
采用第一刻蚀工艺刻蚀部分厚度的所述第一抗反射涂层，以在所述第一抗反射涂层中形成第一开口；
采用第二刻蚀工艺刻蚀所述第一开口中的所述第一抗反射涂层以加深所述第一开口，并暴露出部分所述介电层的上表面以及所述通孔内的所述第一抗反射涂层；
采用第三刻蚀工艺刻蚀所述通孔内的部分厚度的所述第一抗反射涂层；
其中，所述第三刻蚀工艺的刻蚀速率低于所述第二刻蚀工艺的刻蚀速率；所述第二刻蚀工艺的刻蚀速率低于所述第一刻蚀工艺的刻蚀速率。
2.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，所述第一刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氧气和氮气；其中，刻蚀速率为所述刻蚀气体的压强为10mT～50mT；所述氧气的流量为5sccm～100sccm；所述氮气的流量为50sccm～500sccm；刻蚀时间为10s～200s。
3.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，采用第一刻蚀工艺刻蚀去除的所述第一抗反射涂层的厚度为
Figure FDA0002472744120000012
4.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，所述第二刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氢气和氮气；其中，刻蚀速率为
Figure FDA0002472744120000013
所述刻蚀气体的压强为10mT～50mT；所述氢气的流量为5sccm～200sccm；所述氮气的流量为50sccm～500sccm；刻蚀时间为10s～500s。
5.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，采用第二刻蚀工艺刻蚀去除的所述第一抗反射涂层的厚度为
Figure FDA0002472744120000014
6.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，所述第三刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括氢气和氮气；其中，刻蚀速率为
Figure FDA0002472744120000021
所述刻蚀气体的压强为10mT～50mT；所述氢气的流量为5sccm～200sccm；所述氮气的流量为50sccm～500sccm；刻蚀时间为10s～500s。
7.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，采用第三刻蚀工艺刻蚀去除的所述第一抗反射涂层的厚度为
Figure FDA0002472744120000022
8.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，所述基底包括金属层，所述金属层包含铜离子。
9.根据权利要求1所述的双大马士革结构的形成方法，其特征在于，提供一基底，所述基底上依次形成有介电层和第一抗反射涂层的步骤中，所述第一抗反射涂层上依次形成有低温氧化硅层、第二抗反射涂层以及图案化光刻胶层；在所述基底与所述介电层之间形成有一阻挡层。
10.根据权利要求9所述的双大马士革结构的形成方法，其特征在于，在采用第一刻蚀工艺刻蚀所述介电层的上表面的所述第一抗反射涂层之前，所述双大马士革结构的形成方法还包括：通过干法刻蚀工艺以所述图案化光刻胶层为掩膜，刻蚀所述第二抗反射涂层和所述低温氧化硅层，以在所述第二抗反射涂层中形成第二开口，所述第二开口延伸贯穿所述低温氧化硅层，以暴露出部分所述第一抗反射涂层的上表面；其中，所述刻蚀气体包括三氟甲烷、四氟化碳以及氧气。
11.根据权利要求10所述的双大马士革结构的形成方法，其特征在于，在采用第三刻蚀工艺刻蚀所述通孔内的所述第一抗反射涂层之后，所述双大马士革结构的形成方法还包括：去除所述图案化光刻胶层以及剩余的所述第二抗反射涂层和所述低温氧化硅层。
12.根据权利要求11所述的双大马士革结构的形成方法，其特征在于，在去除所述图案化光刻胶层以及剩余的所述第二抗反射涂层和所述低温氧化硅层之后，所述双大马士革结构的形成方法还包括：刻蚀部分厚度的所述介电层；其中，刻蚀工艺为干法刻蚀工艺，通入的刻蚀气体包括三氟甲烷、四氟化碳、氧气以及氩气。
13.根据权利要求12所述的双大马士革结构的形成方法，其特征在于，在刻蚀部分厚度的所述介电层之后，所述双大马士革结构的形成方法还包括：采用第三刻蚀工艺去除所述通孔内剩余的所述第一抗反射涂层。
14.根据权利要求13所述的双大马士革结构的形成方法，其特征在于，在去除所述通孔内剩余的所述第一抗反射涂层之后，所述双大马士革结构的形成方法还包括：以所述介电层为掩膜，刻蚀所述阻挡层，以使部分所述基底暴露。
CN202010353699.5A 2020-04-29 2020-04-29 双大马士革结构的形成方法 Pending CN111554611A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010353699.5A CN111554611A (zh) 2020-04-29 2020-04-29 双大马士革结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010353699.5A CN111554611A (zh) 2020-04-29 2020-04-29 双大马士革结构的形成方法

Publications (1)

Publication Number Publication Date
CN111554611A true CN111554611A (zh) 2020-08-18

Family

ID=72000318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010353699.5A Pending CN111554611A (zh) 2020-04-29 2020-04-29 双大马士革结构的形成方法

Country Status (1)

Country Link
CN (1) CN111554611A (zh)

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053177A (ja) * 1991-06-25 1993-01-08 Sony Corp ドライエツチング方法
US6057227A (en) * 1997-06-23 2000-05-02 Vlsi Technology, Inc. Oxide etch stop techniques for uniform damascene trench depth
US6475905B1 (en) * 2001-05-21 2002-11-05 Advanced Micro Devices, Inc. Optimization of organic bottom anti-reflective coating (BARC) thickness for dual damascene process
US20040192058A1 (en) * 2003-03-28 2004-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-etching plasma treatment to form dual damascene with improved profile
US20060040498A1 (en) * 2004-08-17 2006-02-23 Chin-Tien Yang Method for manufacturing dual damascene structure with a trench formed first
US20070004214A1 (en) * 2005-06-30 2007-01-04 Matthias Schaller Technique for reducing etch damage during the formation of vias and trenches in interlayer dielectrics
JP2010050310A (ja) * 2008-08-22 2010-03-04 Fujitsu Microelectronics Ltd 半導体装置の製造方法
CN101740373A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽形成方法
CN101840857A (zh) * 2009-03-20 2010-09-22 中芯国际集成电路制造(上海)有限公司 形成沟槽及双镶嵌结构的方法
CN101958277A (zh) * 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 金属布线沟槽的形成方法
US20110079918A1 (en) * 2009-10-01 2011-04-07 Applied Materials, Inc. Plasma-based organic mask removal with silicon fluoride
CN102082114A (zh) * 2009-12-01 2011-06-01 中芯国际集成电路制造(上海)有限公司 双大马士革结构的形成方法
US20110223768A1 (en) * 2010-03-10 2011-09-15 United Microelectronics Corp. Method for Forming Contact Opening
CN102194738A (zh) * 2010-03-15 2011-09-21 中芯国际集成电路制造(上海)有限公司 制作接触孔的方法
CN102751186A (zh) * 2012-07-26 2012-10-24 上海宏力半导体制造有限公司 沟槽的制作方法
CN102881641A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法
CN103187360A (zh) * 2011-12-30 2013-07-03 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
CN104124202A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 双大马士革结构的形成方法
CN104658964A (zh) * 2013-11-19 2015-05-27 中芯国际集成电路制造(上海)有限公司 通孔的形成方法
US20160163636A1 (en) * 2014-12-04 2016-06-09 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure and fabrication method thereof
CN106811752A (zh) * 2015-12-02 2017-06-09 中微半导体设备(上海)有限公司 形成双大马士革结构的方法、等离子体刻蚀方法
CN108074861A (zh) * 2016-11-11 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053177A (ja) * 1991-06-25 1993-01-08 Sony Corp ドライエツチング方法
US6057227A (en) * 1997-06-23 2000-05-02 Vlsi Technology, Inc. Oxide etch stop techniques for uniform damascene trench depth
US6475905B1 (en) * 2001-05-21 2002-11-05 Advanced Micro Devices, Inc. Optimization of organic bottom anti-reflective coating (BARC) thickness for dual damascene process
US20040192058A1 (en) * 2003-03-28 2004-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-etching plasma treatment to form dual damascene with improved profile
US20060040498A1 (en) * 2004-08-17 2006-02-23 Chin-Tien Yang Method for manufacturing dual damascene structure with a trench formed first
US20070004214A1 (en) * 2005-06-30 2007-01-04 Matthias Schaller Technique for reducing etch damage during the formation of vias and trenches in interlayer dielectrics
JP2010050310A (ja) * 2008-08-22 2010-03-04 Fujitsu Microelectronics Ltd 半導体装置の製造方法
CN101740373A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽形成方法
CN101840857A (zh) * 2009-03-20 2010-09-22 中芯国际集成电路制造(上海)有限公司 形成沟槽及双镶嵌结构的方法
CN101958277A (zh) * 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 金属布线沟槽的形成方法
US20110079918A1 (en) * 2009-10-01 2011-04-07 Applied Materials, Inc. Plasma-based organic mask removal with silicon fluoride
CN102082114A (zh) * 2009-12-01 2011-06-01 中芯国际集成电路制造(上海)有限公司 双大马士革结构的形成方法
US20110223768A1 (en) * 2010-03-10 2011-09-15 United Microelectronics Corp. Method for Forming Contact Opening
CN102194738A (zh) * 2010-03-15 2011-09-21 中芯国际集成电路制造(上海)有限公司 制作接触孔的方法
CN103187360A (zh) * 2011-12-30 2013-07-03 中芯国际集成电路制造(上海)有限公司 形成互连结构的方法
CN102751186A (zh) * 2012-07-26 2012-10-24 上海宏力半导体制造有限公司 沟槽的制作方法
CN102881641A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种改善40nm双大马士革结构刻蚀通孔底部关键尺寸的方法
CN104124202A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 双大马士革结构的形成方法
CN104658964A (zh) * 2013-11-19 2015-05-27 中芯国际集成电路制造(上海)有限公司 通孔的形成方法
US20160163636A1 (en) * 2014-12-04 2016-06-09 Semiconductor Manufacturing International (Shanghai) Corporation Semiconductor structure and fabrication method thereof
CN106811752A (zh) * 2015-12-02 2017-06-09 中微半导体设备(上海)有限公司 形成双大马士革结构的方法、等离子体刻蚀方法
CN108074861A (zh) * 2016-11-11 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法

Similar Documents

Publication Publication Date Title
US4657630A (en) Method for manufacturing semiconductor device having isolating groove
US20050176241A1 (en) Method of forming metal wiring of semiconductor devices
CN104183536B (zh) 一种制作半导体器件的方法
US7037822B2 (en) Method of forming metal line in semiconductor device
US20080318412A1 (en) Method of manufacturing a semiconductor device
US6790772B2 (en) Dual damascene processing method using silicon rich oxide layer thereof and its structure
CN112635397A (zh) 通孔的制造方法
CN111554611A (zh) 双大马士革结构的形成方法
US6514873B1 (en) Method for fabricating semiconductor device
JP2004282082A (ja) 金属埋立て方法
KR20090037103A (ko) 반도체 소자의 제조방법
KR100851922B1 (ko) 반도체 소자의 제조방법
KR20090045754A (ko) 하드마스크를 이용하는 반도체 소자의 패턴 형성 방법
US7691754B2 (en) Method for removing photoresist layer and method of forming opening
US7846832B2 (en) Semiconductor device and fabrication method thereof
CN111834197A (zh) 半导体结构及其制备方法
US6764957B2 (en) Method for forming contact or via plug
CN113838798B (zh) 一种刻蚀方法
TW556312B (en) Process for producing semiconductor device
CN108281381B (zh) 一种半导体互连结构的制备方法
JP2001007203A (ja) 半導体装置の製造方法
KR100315020B1 (ko) 반도체소자의배선형성방법
KR100421278B1 (ko) 반도체소자의 제조방법
KR20030055802A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법
JP2004158821A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination