CN104658964A - 通孔的形成方法 - Google Patents
通孔的形成方法 Download PDFInfo
- Publication number
- CN104658964A CN104658964A CN201310589696.1A CN201310589696A CN104658964A CN 104658964 A CN104658964 A CN 104658964A CN 201310589696 A CN201310589696 A CN 201310589696A CN 104658964 A CN104658964 A CN 104658964A
- Authority
- CN
- China
- Prior art keywords
- opening
- layer
- range
- etch process
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 107
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 27
- 239000010410 layer Substances 0.000 claims abstract description 237
- 230000008569 process Effects 0.000 claims abstract description 65
- 238000005530 etching Methods 0.000 claims abstract description 53
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000003667 anti-reflective effect Effects 0.000 claims description 42
- 238000000059 patterning Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 12
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 238000001020 plasma etching Methods 0.000 abstract 2
- 239000007789 gas Substances 0.000 description 16
- 230000000694 effects Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical class [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008033 biological extinction Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000005297 pyrex Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
- 229940094989 trimethylsilane Drugs 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种通孔的形成方法，包括：在半导体衬底表面从下到上依次形成层间介质层、介质抗反射层、底部抗反射层和图案化的光刻胶层；以所述图案化的光刻胶层为掩模，采用第一等离子体刻蚀工艺蚀刻所述底部抗反射层，直至形成具有第一开口的底部抗反射层，所述第一开口的实际尺寸大于所述第一开口的预设尺寸；以所述具有第一开口的底部抗反射层为掩模，采用第二等离子体刻蚀工艺蚀刻所述介质抗反射层，直至形成具有第二开口的介质抗反射层，所述第二开口的实际尺寸等于所述第二开口的预设尺寸；以所述具有第二开口的介质抗反射层为掩模，蚀刻所述层间介质层直至形成通孔。所述形成方法能够形成关键尺寸与预设值相符的通孔，提高半导体器件的生产良率。
Description
技术领域
本发明涉及半导体制造领域，尤其是涉及一种通孔的形成方法。
背景技术
集成电路制造工艺是一种结合光刻、刻蚀、沉积、离子注入等多种工艺步骤，在半导体衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能的工艺。其中，任何一步工艺步骤出现偏差，都可能会导致电路的性能参数偏离设计值。
集成电路制造过程中常需要制作大量的通孔。通孔的形成质量对于电路的性能影响很大，如果其工艺结果出现偏差，将会导致电路的电性能变差，严重时器件将不能正常工作。
现有通孔的形成方法如图1至4所示。
如图1所示，首先在半导体衬底（未示出）上形成刻蚀停止层101，在刻蚀停止层101上形成介质层102。在介质层102上形成掩膜层103。在掩膜层103上形成底部抗反射层104。在底部抗反射层104上形成图案化的光刻胶层105。图案化的光刻胶层105具有开口105a和开口105b。
如图2所示，以具有开口105a和开口105b的光刻胶层105为掩模，蚀刻底部抗反射层104，使得底部抗反射层104具有开口104a和开口104b。
如图3所示，以具有开口104a和开口104b的底部抗反射层104为掩模，蚀刻掩膜层103，使得掩膜层103具有开口103a和开口103b。
如图4所示，以具有开口103a和开口103b的掩膜层103为掩模，蚀刻介质层102，使得介质层102具有通孔102a和通孔102b。
然而，上述现有通孔形成方法存在一定的问题：由于显影后光刻胶层的开口的实际尺寸不能达到所需的预设尺寸，即开口尺寸出现偏差。光刻胶层开口尺寸偏差会导致最终形成的通孔的关键尺寸与预设尺寸不一致，进而可能造成整个半导体器件的报废，导致生产良率下降。
发明内容
本发明解决的问题是提供一种通孔的形成方法，以使得所述形成方法形成的通孔关键尺寸与预设尺寸一致，防止半导体器件报废，从而提高半导体器件的生产良率。
为解决上述问题，本发明提供一种通孔的形成方法，包括：
提供半导体衬底；
在所述半导体衬底表面从下到上依次形成层间介质层、介质抗反射层、底部抗反射层和图案化的光刻胶层；
以所述图案化的光刻胶层为掩模，采用第一等离子体刻蚀工艺蚀刻所述底部抗反射层，直至形成具有第一开口的底部抗反射层，所述第一开口的实际尺寸大于所述第一开口的预设尺寸；
以所述具有第一开口的底部抗反射层为掩模，采用第二等离子体刻蚀工艺蚀刻所述介质抗反射层，直至形成具有第二开口的介质抗反射层，所述第二开口的实际尺寸等于所述第二开口的预设尺寸；
以所述具有第二开口的介质抗反射层为掩模，蚀刻所述层间介质层直至形成通孔。
可选的，所述第一等离子体刻蚀工艺采用的压强范围为80mTorr～120mTorr；所述第二等离子体刻蚀工艺采用的压强范围为40mTorr～70mTorr。
可选的，所述第一等离子体刻蚀工艺采用的反应气体包括流量范围为20sccm～300sccm的CF4，或者包括流量范围为2sccm～50sccm的CH2F2，所述第一等离子体刻蚀工艺的射频功率范围为100W～1500W。
可选的，所述第二等离子体刻蚀工艺采用的反应气体包括流量范围为20sccm～300sccm的CF4，或者包括流量范围为2sccm～50sccm的CH2F2，所述第二等离子体刻蚀工艺的射频功率范围为100W～1500W。
可选的，所述底部抗反射层为有机底部抗反射层，所述底部抗反射层的厚度范围为。
可选的，所述介质抗反射层厚度范围为。
可选的，在所述层间介质层和所述介质抗反射层之间还形成有硬掩膜层；
以所述具有第二开口的介质抗反射层为掩模，蚀刻所述层间介质层直至形成通孔的过程包括：
以所述具有第二开口的介质抗反射层为掩模，采用第三等离子体刻蚀工艺蚀刻所述硬掩膜层，直至形成具有第三开口的硬掩膜层；
以所述具有第三开口的硬掩膜层为掩模，蚀刻所述层间介质层直至形成所述通孔。
可选的，所述硬掩膜层的材料为无定形碳，所述硬掩膜层的厚度范围为。
可选的，所述第三等离子体刻蚀工艺采用的反应气体为还原性气体。
可选的，所述还原性气体包括流量范围为2sccm～50sccm的N2和流量范围为2sccm～50sccm的H2。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案在形成通孔的过程中，在半导体衬底上从下到上依次形成了层间介质层、介质抗反射层、底部抗反射层和图案化的光刻胶层，在以图案化的光刻胶层为掩模蚀刻底部抗反射层时，采用第一等离子体刻蚀工艺对底部抗反射层进行蚀刻，直至形成具有第一开口的底部抗反射层，并使得所述第一开口的实际尺寸大于所述第一开口的预设尺寸。由于所述第一开口的实际尺寸大于所述第一开口的预设尺寸，能够消除光刻胶层中开口尺寸的两个问题：一、光刻胶层中开口尺寸小于预设尺寸；二、光刻胶层中各开口尺寸不均一。然后通过采用第二等离子体刻蚀工艺对所述介质抗反射层进行蚀刻，直至形成具有第二开口的介质抗反射层，并使得所述第二开口的实际尺寸等于所述第二开口的预设尺寸，通过第一开口和第二开口的形成过程，消除光刻胶层出现尺寸偏差对蚀刻层间介质层的影响时，形成关键尺寸与预设尺寸相符的通孔，提高半导体器件的生产良率。
进一步，控制所述第一等离子体刻蚀工艺采用的压强范围为80mTorr～120mTorr，控制所述第二等离子体刻蚀工艺采用的压强范围为40mTorr～70mTorr。当等离子体刻蚀工艺压强大于或者等于80mTorr时，等离子体密度较大，等离子体刻蚀工艺的侧向蚀刻能力增强，因此，能够使所述第一开口的实际尺寸增大，并且，通过控制压强在120mTorr以下，防止所述第一开口尺寸太大；同样的，控制所述第二等离子体刻蚀工艺采用的压强范围为40mTorr～70mTorr，当等离子体刻蚀工艺压强小于或者等于70mTorr时，等离子密度较低，等离子体刻蚀工艺的侧向蚀刻能力减弱，因此，能够使第二开口的实际尺寸缩小，并且通过控制压强在40mTorr以上，防止所述开口尺寸太小，进而保证第二开口的实际尺寸与预设尺寸相等。
附图说明
图1至图4为现有通孔的形成方法示意图；
图5至图10为本发明实施例通孔的形成方法示意图。
具体实施方式
现有形成方法中，图案化的光刻胶层会出现足形轮廓（footing profile），足形轮廓将导致开口的底部缩小（亦即开口尺寸缩小），并且各个开口底部缩小的程度通常不同，这就会导致光刻胶层中的开口同时出现两个尺寸问题：一、光刻胶层中各开口均小于预设尺寸；二、光刻胶层中各开口尺寸不一致。即如图1所示，开口105a和开口105b的尺寸存在偏差。而且，现有形成方法中，开口105a和开口105b的尺寸问题会在后续步骤中转移，在形成开口104a、开口104b、开口103a和开口103b的过程中，上述尺寸问题被一步步放大，最终导致形成的通孔102a和通孔102b存在严重的尺寸偏差问题，从图4中可以看到，通孔102b的尺寸严重偏离预设尺寸。也就是说，现有通孔的形成方法中，所形成的通孔的关键尺寸容易出现偏离预设尺寸的情况，导致整个半导体器件极易出现报废的情况，降低半导体器件的生产良率。
为此，本发明提供一种新的通孔的形成方法，所述形成方法在光刻胶层出现足形轮廓时，通过第一等离子体刻蚀工艺蚀刻底部抗反射层，以增大底部抗反射层中所形成的第一开口的实际尺寸，使得第一开口的实际尺寸大于预设尺寸，从而达到两个方面的效果：一、防止光刻胶层中开口缩小的问题转移到底部抗反射层的第一开口中；二、防止光刻胶层中开口尺寸不一的问题转移到底部抗反射层的第一开口中。然后再以具有第一开口的底部抗反射层为掩模，采用的第二等离子体刻蚀工艺蚀刻介质抗反射层形成第二开口，使得第二开口的实际尺寸与预设尺寸相等，从而全面消除光刻胶层开口偏差对后续形成的通孔的影响，最终形成关键尺寸与预设尺寸一致的通孔，提高半导体器件的生产良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种通孔的形成方法，请结合参考图5至图10。
请参考图5，本实施例首先提供半导体衬底（未示出），并在半导体衬底上形成刻蚀停止层201，在刻蚀停止层201上形成层间介质层202，在层间介质层202上形成硬掩膜层203，在硬掩膜层203上形成介质抗反射层204，在介质抗反射层204上形成底部抗反射层205，在底部抗反射层205上形成图案化的光刻胶层206。
本实施例中，虽然没有显示，但半导体衬底可以是硅衬底或者锗硅衬底等，也可以是绝缘体上半导体衬底，本实施例以硅衬底为例。半导体衬底为形成各种半导体器件提供一个载体，半导体衬底中可具有前序工艺中所形成的器件结构层，例如金属互连结构层等，本发明对此不作限定。
本实施例中，刻蚀停止层201的材料可以为氮化硅或者含氮的碳化硅，其形成方法可以是化学气相沉积法(CVD)或者是等离子体增强化学气相沉积法(PECVD)。当刻蚀停止层201的材料为含氮的碳化硅时，可以采用PECVD形成刻蚀停止层201，此时所采用的反应气体可以为氨气及甲基硅烷类气体，其中，甲基硅烷类气体可以为甲基硅烷(Si(CH3)H3)、二甲基硅烷(Si(CH3)2H2)、三甲基硅烷(Si(CH3)3H)和四甲基硅烷(Si(CH3)4)中的任一种。刻蚀停止层201的厚度可以为300～500埃左右，以确保其刻蚀停止于在刻蚀停止层201中，并防止在后续工艺中对其去除时对半导体衬底造成损伤。
本实施例中，层间介质层202的材料可以为低K介质材料，例如氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)或二氧化硅(USG)材料中的一种或它们的任意组合，还可以是超低K材料，例如K＜3的黑钻石(BD)。层间介质层202的形成方式可以是物理气相沉积法(PVD)或化学气相沉积法。
本实施例中，硬掩膜层203的材料可以为无定型碳（Amorphous carbon），可以采用化学气相沉积法形成。硬掩膜层203可作为后续蚀刻形成通孔时的掩模，其厚度可以为，具体厚度可根据要刻掉的层间介质层202厚度决定。硬掩膜层203还可以作为后续工艺中的金属间的扩散阻挡层，还可以作为形成通孔过程中的刻蚀阻挡层，以避免刻蚀工艺中对层间介质层202的损伤。
需要说明的是，在本发明的其它实施例中，硬掩膜层可以是其它材料，甚至也可以不采用硬掩膜层，而直接用光刻胶层、底部抗反射层和介质抗反射层对层间介质层进行蚀刻，本发明对此不作限定。
本实施例中，介质抗反射层204的材料可以为氮氧化硅，也可以是无氮介质抗反射层。介质抗反射层204具有抗反射的作用，减轻或者避免光刻胶层206受光线反射的影响。介质抗反射层204的另一个作用是作为蚀刻硬掩膜层203时的掩模。介质抗反射层204的厚度可根据硬掩膜层203的厚度调整，具体可控制在的范围内，从而既保证介质抗反射层204起到抗反射和掩模作用，又方便后续的蚀刻和去除。
本实施例中，底部抗反射层205为有机底部抗反射层，所述有机底部抗反射层的折射率与光刻胶层206的折射率相匹配，从而防止曝光光线在有机底部抗反射层与光刻胶层206之间的界面发生反射。所述有机底部抗反射层还具有吸光性质，从而防止底部抗反射层205下底面反射光线进入光刻胶层206。采用有机底部抗反射层还具有成本低、折射率可重复、易于淀积、易于去除和表面易于控制的优点。底部抗反射层205的另一个作用是作为蚀刻介质抗反射层204时的掩模，其厚度范围同样可以为。
本实施例中，形成图案化的光刻胶层206的具体过程可以为：通过旋涂工艺在刻蚀停止层201上形成光刻胶材料层，然后对光刻胶材料层进行曝光和显影等工艺，形成具有图案的光刻胶层206。其中，光刻胶层206具有开口206a和开口206b，开口206a和开口206b暴露底部抗反射层205表面，如图5所示。
需要说明的是，本实施例是以开口206a和开口206b为例进行说明，而实际上，光刻胶层206可以具有多个开口，本发明对此不作限定。
需要特别说明的是，光刻胶层206中的开口会出现足形轮廓，导致开口存在尺寸问题，具体而言，足形轮廓使得开口在底部发生收缩，从而使开口尺寸减小，如图5所示，开口206a和开口206b都出现了足形轮廓，因此它们的尺寸都发生了减小，并且，开口206b中出现足形轮廓的现象更为严重，导致开口206b的尺寸进一步小于开口206a的尺寸。
为此，本实施例通过后续相应步骤防止上述尺寸问题影响到最终形成的通孔的尺寸。
请参考图6，以所述图案化的光刻胶层206为掩模，采用第一等离子体刻蚀工艺蚀刻底部抗反射层205，直至形成具有第一开口205a和第一开口205b的底部抗反射层205，其中，第一开口205a和第一开口205b的实际尺寸大于它们的预设尺寸。
本实施例中，所述第一等离子体刻蚀工艺在蚀刻底部抗反射层205时，等离子体从开口206a和开口206b位置轰击底部抗反射层205表面，对底部抗反射层205进行蚀刻，形成第一开口205a和第一开口205b，实现对底部抗反射层205的图案化，此时第一开口205a和第一开口205b暴露介质抗反射层204表面。
本实施例中，在所述第一等离子体刻蚀工艺过程中，光刻胶层206也同时被蚀刻去除一部分，因此相比于图5中的光刻胶层206而言，图6中光刻胶层206体积减小。
本实施例中，所述第一等离子体刻蚀工艺采用的反应气体可以包括流量范围为20sccm～300sccm的CF4，或者包括流量范围为2sccm～50sccm的CH2F2，第一等离子体刻蚀工艺的射频功率范围为100W～1500W。在本发明的其它实施例中，也可以采用CHF3、CH3F、C4F8和C5F8中的一种或者几种作为反应气体。
本实施例中，所述第一等离子体刻蚀工艺采用的压强范围为80mTorr～120mTorr。当等离子体刻蚀工艺压强大于或者等于80mTorr时，等离子体密度较大，等离子体刻蚀工艺的侧向蚀刻能力增强，因此，能够使所述图案化的底部抗反射层205的第一开口205a和第一开口205b的尺寸增大，从而使第一开口205a和第一开口205b的实际尺寸大于它们的预设尺寸（此预设尺寸指光刻胶层206中的开口不出现尺寸问题时，第一开口的正常尺寸），并且，通过控制压强在120mTorr以下，防止第一开口205a和第一开口205b尺寸太大。
从图6中可以看到，本实施例通过增大第一开口205a和第一开口205b的尺寸，第一开口205a和第一开口205b的尺寸基本相等，也就是说，原来开口206a和开口206b的尺寸偏差并没有继续转移到第一开口205a和第一开口205b，而是被消除了。但是，尽管此时第一开口205a和第一开口205b的尺寸相等，然而，此时第一开口205a和第一开口205b的尺寸却同时比原来它们的预设尺寸大。因此需要通过后续步骤调整，以保证最终形成的通孔尺寸不发生偏差。
请参考图7，以具有第一开口205a和第一开口205b的底部抗反射层205为掩模，采用第二等离子体刻蚀工艺蚀刻介质抗反射层204，直至形成具有第二开口204a和第二开口204b的介质抗反射层204，其中第二开口204a和第二开口204b的实际尺寸等于它们的预设尺寸。
本实施例中，所述第二等离子体刻蚀工艺在蚀刻底部抗反射层205时，等离子体从第一开口205a和第一开口205b位置轰击介质抗反射层204表面，对介质抗反射层204进行蚀刻，形成第二开口204a和第二开口204b，实现对底部抗反射层205的图案化，此时第二开口204a和第二开口204b暴露硬掩膜层203表面。
本实施例中，在所述第二等离子体刻蚀工艺过程中，光刻胶层206继续被蚀刻去除一部分，因此，相比于图6中的光刻胶层206而言，图7中光刻胶层206的体积进一步减小。
本实施例中，所述第二等离子体刻蚀工艺采用的反应气体同样可以包括流量范围为20sccm～300sccm的CF4，或者包括流量范围为2sccm～50sccm的CH2F2，第二等离子体刻蚀工艺的射频功率范围为100W～1500W。在本发明的其它实施例中，同样可以采用CHF3、CH3F、C4F8或者C5F8中的一种或者几种作为反应气体。
在以上步骤中，第一开口的实际尺寸大于它们的预设尺寸，如果此时仍然按正常工艺条件进行蚀刻形成第二开口，则所形成的第二开口的实际尺寸也会大于它们的预设尺寸（此预设尺寸指光刻胶层中的开口不出现尺寸问题时，第二开口的正常尺寸），因此，本实施例对相应的工艺进行调整，从而防止第二开口的实际尺寸也会大于它们的预设尺寸，使得第二开口的实际尺寸等于它们的预设尺寸，保证最终形成的通孔尺寸准确。
具体的，本实施例通过控制所述第二等离子体刻蚀工艺的压强范围为40mTorr～70mTorr，达到调整第二开口实际尺寸的目的。当等离子体刻蚀工艺压强小于或者等于70mTorr时，等离子密度较低，等离子体刻蚀工艺的侧向蚀刻能力减弱。因此，能够使介质抗反射层204中的第二开口204a和第二开口204b尺寸缩小，并且通过控制压强在40mTorr以上，防止第二开口204a和第二开口204b的尺寸太小，进而保证所形成的第二开口204a和第二开口204b的实际尺寸等于它们的预设尺寸。
如图7中所示，第二开口204a和第二开口204b的图7所示剖面中呈上宽下窄的缩小趋势，第二开口204a和第二开口204b的最上方宽度比原来开口尺寸的预设尺寸大，但在刻蚀完成后，第二开口204a和第二开口204b的底部宽度已缩小至原本的预设尺寸，即此时第二开口204a和第二开口204b的实际尺寸回到了它们的预设尺寸，保证后续步骤能够形成尺寸准确的通孔。
请参考图8，以具有第二开口204a和第二开口204b的介质抗反射层204为掩模，采用第三等离子体刻蚀工艺蚀刻硬掩膜层203，直至形成具有第三开口203a和第三开口203b的硬掩膜层203。
本实施例中，所述第三等离子体刻蚀工艺在蚀刻介质抗反射层204时，等离子体从第二开口204a和第二开口204b位置轰击硬掩膜层203表面，对硬掩膜层203进行蚀刻，形成第三开口203a和第三开口203b，实现对硬掩膜层203的图案化，此时第三开口203a和第三开口203b暴露层间介质层202表面。
本实施例中，在所述第三等离子体刻蚀工艺过程中，光刻胶层206和底部抗反射层205也同时被蚀刻去除，如图8所示。
本实施例中，所述第三等离子体刻蚀工艺采用的反应气体为还原性气体。具体的，所述还原性气体可以包括流量范围为2sccm～50sccm的N2和流量范围为2sccm～50sccm的H2。采用还原性气体可以防止在蚀刻过程中对非定形碳材质的硬掩膜层203造成氧化，从而防止蚀刻所产生的产物对设备造成污染和破坏，并且在上述流量范围内，N2和H2产生的等离子体对硬掩膜层203的刻蚀速度较为适宜。
本实施例中，由于第二开口204a和第二开口204b的实际尺寸与它们的预设尺寸相等，因此，在以具有第二开口204a和第二开口204b的介质抗反射层204为掩模蚀刻硬掩膜层203时，得到的第三开口203a和第三开口203b尺寸与预设尺寸相等。
请参考图9，以具有第三开口203a和第三开口203b的硬掩膜层203为掩模，蚀刻层间介质层202直至形成通孔202a和通孔202b。
本实施例中，硬掩膜层203中的第三开口203a和第三开口203b没有尺寸问题（没有尺寸偏差），因此，在利用硬掩膜层203为掩模，蚀刻层间介质层202时，形成的通孔202a和通孔202b的实际尺寸与所需尺寸相等，从而防止半导体器件出现报废现象，提高半导体器件的生产良率。
请参考图10，本实施例中，在蚀刻层间介质层202后，还可以继续蚀刻刻蚀停止层201，形成通孔201a和通孔201b，通孔201a和通孔201b贯穿刻蚀停止层201。
本实施例所提供的通孔的形成方法中，采用第一等离子体刻蚀工艺对底部抗反射层205进行蚀刻，以增大底部抗反射层205中形成的第一开口205a和第一开口205b，使得第一开口205a和第一开口205b的尺寸相等，从而使得原本在光刻胶层206中开口206a和开口206b出现的尺寸缩小和尺寸不一的问题得到消除，但同时，所述第一等离子体刻蚀工艺使第一开口205a和第一开口205b的实际尺寸大于它们的预设尺寸。为此，本实施例采用第二等离子体刻蚀工艺对介质抗反射层204进行蚀刻，所述第二等离子体刻蚀工艺缩小了第二开口204a和第二开口204b的尺寸，使得第二开口204a和第二开口204b的实际尺寸重新回到它们的预设大小。通过增大第一开口205a和第一开口205b和缩小第二开口204a和第二开口204b两个过程，本实施例消除了光刻胶层206出现的尺寸问题对硬掩膜层203的影响，因此能够形成开口尺寸准确的第三开口203a和第三开口203b，保证后续以具有第三开口203a和第三开口203b的硬掩膜层203为掩模，蚀刻层间介质层202时，能够在层间介质层202中形成关键尺寸与所需尺寸相等的通孔202a和通孔202b，从而防止半导体器件发生报废，提高半导体器件的生产良率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种通孔的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面从下到上依次形成层间介质层、介质抗反射层、底部抗反射层和图案化的光刻胶层；
以所述图案化的光刻胶层为掩模，采用第一等离子体刻蚀工艺蚀刻所述底部抗反射层，直至形成具有第一开口的底部抗反射层，所述第一开口的实际尺寸大于所述第一开口的预设尺寸；
以所述具有第一开口的底部抗反射层为掩模，采用第二等离子体刻蚀工艺蚀刻所述介质抗反射层，直至形成具有第二开口的介质抗反射层，所述第二开口的实际尺寸等于所述第二开口的预设尺寸；
以所述具有第二开口的介质抗反射层为掩模，蚀刻所述层间介质层直至形成通孔。
2.如权利要求1所述的形成方法，其特征在于，所述第一等离子体刻蚀工艺采用的压强范围为80mTorr～120mTorr；所述第二等离子体刻蚀工艺采用的压强范围为40mTorr～70mTorr。
3.如权利要求2所述的形成方法，其特征在于，所述第一等离子体刻蚀工艺采用的反应气体包括流量范围为20sccm～300sccm的CF4，或者包括流量范围为2sccm～50sccm的CH2F2，所述第一等离子体刻蚀工艺的射频功率范围为100W～1500W。
4.如权利要求2所述的形成方法，其特征在于，所述第二等离子体刻蚀工艺采用的反应气体包括流量范围为20sccm～300sccm的CF4，或者包括流量范围为2sccm～50sccm的CH2F2，所述第二等离子体刻蚀工艺的射频功率范围为100W～1500W。
5.如权利要求1所述的形成方法，其特征在于，所述底部抗反射层为有机底部抗反射层，所述底部抗反射层的厚度范围为。
6.如权利要求1所述的形成方法，其特征在于，所述介质抗反射层厚度范围为。
7.如权利要求1所述的形成方法，其特征在于，在所述层间介质层和所述介质抗反射层之间还形成有硬掩膜层；
以所述具有第二开口的介质抗反射层为掩模，蚀刻所述层间介质层直至形成通孔的过程包括：
以所述具有第二开口的介质抗反射层为掩模，采用第三等离子体刻蚀工艺蚀刻所述硬掩膜层，直至形成具有第三开口的硬掩膜层；
以所述具有第三开口的硬掩膜层为掩模，蚀刻所述层间介质层直至形成所述通孔。
8.如权利要求7所述的形成方法，其特征在于，所述硬掩膜层的材料为无定形碳，所述硬掩膜层的厚度范围为。
9.如权利要求8所述的形成方法，其特征在于，所述第三等离子体刻蚀工艺采用的反应气体为还原性气体。
10.如权利要求9所述的形成方法，其特征在于，所述还原性气体包括流量范围为2sccm～50sccm的N2和流量范围为2sccm～50sccm的H2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310589696.1A CN104658964B (zh) | 2013-11-19 | 2013-11-19 | 通孔的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310589696.1A CN104658964B (zh) | 2013-11-19 | 2013-11-19 | 通孔的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104658964A true CN104658964A (zh) | 2015-05-27 |
| CN104658964B CN104658964B (zh) | 2017-12-01 |
Family
ID=53249934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310589696.1A Active CN104658964B (zh) | 2013-11-19 | 2013-11-19 | 通孔的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104658964B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104867826A (zh) * | 2015-06-04 | 2015-08-26 | 武汉新芯集成电路制造有限公司 | 一种避免硅片边缘薄膜剥离的方法 |
| CN109411332A (zh) * | 2017-08-17 | 2019-03-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111192900A (zh) * | 2018-11-14 | 2020-05-22 | 创王光电股份有限公司 | 发光装置及其制造方法 |
| CN111293073A (zh) * | 2018-12-10 | 2020-06-16 | 武汉新芯集成电路制造有限公司 | 沟槽制作方法 |
| CN111554611A (zh) * | 2020-04-29 | 2020-08-18 | 上海华虹宏力半导体制造有限公司 | 双大马士革结构的形成方法 |
| CN111613530A (zh) * | 2020-06-04 | 2020-09-01 | 合肥晶合集成电路有限公司 | 半导体结构的制造方法 |
| CN113140505A (zh) * | 2021-03-18 | 2021-07-20 | 上海华力集成电路制造有限公司 | 通孔的制造方法 |
| WO2022127813A1 (zh) * | 2020-12-17 | 2022-06-23 | 北京北方华创微电子装备有限公司 | 金属硬掩膜刻蚀方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372652B1 (en) * | 2000-01-31 | 2002-04-16 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a thin-film, electrically blowable fuse with a reproducible blowing wattage |
| EP1321972A2 (en) * | 2001-11-12 | 2003-06-25 | Chartered Semiconductor Manufacturing Ltd. | Trimming process for a structure of photoresist and organic antireflective layer |
| CN1710703A (zh) * | 2004-06-16 | 2005-12-21 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
| CN1771581A (zh) * | 2003-02-12 | 2006-05-10 | 兰姆研究有限公司 | 在等离子体加工系统中蚀刻时减少光致抗蚀剂变形的方法 |
| CN101779277A (zh) * | 2007-08-20 | 2010-07-14 | 朗姆研究公司 | 具有arl蚀刻的掩模修整 |
| CN102141742A (zh) * | 2010-01-28 | 2011-08-03 | 联华电子股份有限公司 | 修整光致抗蚀剂图案的方法 |
-
2013
- 2013-11-19 CN CN201310589696.1A patent/CN104658964B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372652B1 (en) * | 2000-01-31 | 2002-04-16 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a thin-film, electrically blowable fuse with a reproducible blowing wattage |
| EP1321972A2 (en) * | 2001-11-12 | 2003-06-25 | Chartered Semiconductor Manufacturing Ltd. | Trimming process for a structure of photoresist and organic antireflective layer |
| CN1771581A (zh) * | 2003-02-12 | 2006-05-10 | 兰姆研究有限公司 | 在等离子体加工系统中蚀刻时减少光致抗蚀剂变形的方法 |
| CN1710703A (zh) * | 2004-06-16 | 2005-12-21 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
| CN101779277A (zh) * | 2007-08-20 | 2010-07-14 | 朗姆研究公司 | 具有arl蚀刻的掩模修整 |
| CN102141742A (zh) * | 2010-01-28 | 2011-08-03 | 联华电子股份有限公司 | 修整光致抗蚀剂图案的方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104867826A (zh) * | 2015-06-04 | 2015-08-26 | 武汉新芯集成电路制造有限公司 | 一种避免硅片边缘薄膜剥离的方法 |
| CN109411332A (zh) * | 2017-08-17 | 2019-03-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109411332B (zh) * | 2017-08-17 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN111192900A (zh) * | 2018-11-14 | 2020-05-22 | 创王光电股份有限公司 | 发光装置及其制造方法 |
| CN111192900B (zh) * | 2018-11-14 | 2023-06-06 | 台州观宇科技有限公司 | 发光装置及其制造方法 |
| CN111293073A (zh) * | 2018-12-10 | 2020-06-16 | 武汉新芯集成电路制造有限公司 | 沟槽制作方法 |
| CN111554611A (zh) * | 2020-04-29 | 2020-08-18 | 上海华虹宏力半导体制造有限公司 | 双大马士革结构的形成方法 |
| CN111613530A (zh) * | 2020-06-04 | 2020-09-01 | 合肥晶合集成电路有限公司 | 半导体结构的制造方法 |
| WO2022127813A1 (zh) * | 2020-12-17 | 2022-06-23 | 北京北方华创微电子装备有限公司 | 金属硬掩膜刻蚀方法 |
| US12100601B2 (en) | 2020-12-17 | 2024-09-24 | Beijing Naura Microelectronics Equipment Co., Ltd. | Etching method with metal hard mask |
| CN113140505A (zh) * | 2021-03-18 | 2021-07-20 | 上海华力集成电路制造有限公司 | 通孔的制造方法 |
| CN113140505B (zh) * | 2021-03-18 | 2023-08-11 | 上海华力集成电路制造有限公司 | 通孔的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104658964B (zh) | 2017-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104658964A (zh) | 通孔的形成方法 | |
| US8658531B2 (en) | Method of forming connection holes | |
| CN105719956A (zh) | 半导体结构的形成方法 | |
| CN109427578A (zh) | 半导体结构及其形成方法 | |
| CN102693931A (zh) | 一种薄膜填充方法 | |
| CN101202244B (zh) | 双镶嵌结构形成过程中光刻胶图形的去除方法 | |
| CN102087993B (zh) | 沟槽形成方法 | |
| CN106548977B (zh) | 一种空气隙结构的制造方法 | |
| CN102148216B (zh) | 用于互连工艺的半导体结构及其制造方法 | |
| TW200824002A (en) | Method for fabricating semiconductor device | |
| CN104681417A (zh) | 半导体器件和栅极的形成方法 | |
| CN102820260A (zh) | 提高通孔图形性能表现的方法 | |
| KR100824994B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| CN104810277B (zh) | 一种晶圆表面平坦化工艺 | |
| CN102376627B (zh) | 接触孔的形成方法 | |
| CN105448671A (zh) | 半导体结构及返工方法 | |
| KR20090068929A (ko) | 반도체 소자의 금속 배선 제조 방법 | |
| CN109037040B (zh) | 提高双大马士革刻蚀次沟槽工艺窗口的方法 | |
| CN106229296A (zh) | 阵列基板中金属层的形成方法以及tft阵列基板 | |
| CN101645414B (zh) | 双镶嵌结构形成方法 | |
| CN104681416B (zh) | 半导体器件和栅极的形成方法 | |
| CN101937868B (zh) | 集成电路中通孔的制作方法 | |
| KR100532748B1 (ko) | 반도체 소자의 금속 배선층 제조 방법 | |
| CN102097359B (zh) | 接触孔的刻蚀方法 | |
| KR20050079549A (ko) | 반도체 소자의 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |